starfive: GPIO pin init

This patch should be removed, once we can do GPIO pin init
in secondboot or ddrinit

Include:
starfive: Add init GPIO for ALSA audio framework
starfive: remove useless gpio operation

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diff --git a/arch/riscv/include/asm/arch-jh7100/audio_clk_gen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/audio_clk_gen_ctrl_macro.h
new file mode 100644
index 0000000000..655b6da5ee
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/audio_clk_gen_ctrl_macro.h
@@ -0,0 +1,877 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* audio_clk_gen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _AUDIO_CLK_GEN_MACRO_H_
+#define _AUDIO_CLK_GEN_MACRO_H_
+
+//#define AUDIO_CLK_GEN_BASE_ADDR 0x0
+#define clk_adc_mclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x0
+#define clk_i2s1_mclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x4
+#define clk_apb_i2sadc_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x8
+#define clk_i2sadc_bclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0xC
+#define clk_i2sadc_bclk_n_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x10
+#define clk_i2sadc_lrclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x14
+#define clk_apb_pdm_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x18
+#define clk_pdm_mclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x1C
+#define clk_apb_i2svad_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x20
+#define clk_spdif_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x24
+#define clk_apb_spdif_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x28
+#define clk_apb_pwmdac_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x2C
+#define clk_dac_mclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x30
+#define clk_apb_i2sdac_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x34
+#define clk_i2sdac_bclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x38
+#define clk_i2sdac_bclk_n_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x3C
+#define clk_i2sdac_lrclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x40
+#define clk_apb_i2s1_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x44
+#define clk_i2s1_bclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x48
+#define clk_i2s1_bclk_n_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x4C
+#define clk_i2s1_lrclk_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x50
+#define clk_apb_i2sdac16k_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x54
+#define clk_apb0_bus_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x58
+#define clk_dma1p_ahb_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x5C
+#define clk_apb_usb_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x60
+#define clk_usb_lpm_clk_predft_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x64
+#define clk_usb_stb_clk_predft_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x68
+#define clk_apb_en_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x6C
+#define clk_vad_mem_ctrl_REG_ADDR  AUDIO_CLK_GEN_BASE_ADDR + 0x70
+
+#define _ENABLE_CLOCK_clk_adc_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_adc_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_adc_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_adc_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_adc_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_adc_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_adc_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_adc_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_adc_mclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_adc_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_adc_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_adc_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_i2s1_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_i2s1_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_i2s1_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_i2s1_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_i2s1_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_i2s1_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_i2s1_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2s1_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2s1_mclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_i2s1_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2s1_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_i2sadc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sadc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sadc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_i2sadc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sadc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sadc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_i2sadc_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_i2sadc_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sadc_bclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_i2sadc_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_i2sadc_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2sadc_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2sadc_bclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_i2sadc_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2sadc_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sadc_bclk_n_ {}
+
+#define _SET_CLOCK_clk_i2sadc_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_i2sadc_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_i2sadc_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_i2sadc_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_i2sadc_bclk_n_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sadc_bclk_n_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sadc_lrclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_i2sadc_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_lrclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_i2sadc_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_i2sadc_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2sadc_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2sadc_lrclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_i2sadc_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2sadc_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sadc_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_pdm_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_pdm_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_pdm_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_pdm_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_pdm_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_pdm_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_pdm_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_pdm_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_pdm_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pdm_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pdm_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pdm_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pdm_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_pdm_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_pdm_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_pdm_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_pdm_mclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_pdm_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_pdm_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pdm_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_i2svad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2svad_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_i2svad_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_i2svad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2svad_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_i2svad_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_i2svad_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_i2svad_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spdif_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_spdif_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_spdif_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_spdif_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_spdif_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_spdif_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_spdif_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_spdif_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_pwmdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_pwmdac_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_pwmdac_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_pwmdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_pwmdac_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_pwmdac_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_pwmdac_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_pwmdac_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dac_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dac_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dac_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dac_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dac_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_dac_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_dac_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_dac_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_dac_mclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_dac_mclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_dac_mclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dac_mclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_i2sdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sdac_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_i2sdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sdac_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_i2sdac_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sdac_bclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_i2sdac_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_i2sdac_bclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_i2sdac_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2sdac_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2sdac_bclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_i2sdac_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2sdac_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sdac_bclk_n_ {}
+
+#define _SET_CLOCK_clk_i2sdac_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_i2sdac_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_i2sdac_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_i2sdac_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_i2sdac_bclk_n_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sdac_bclk_n_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2sdac_lrclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_n_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_i2sdac_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_i2sdac_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_i2sdac_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2sdac_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2sdac_lrclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_i2sdac_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2sdac_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2sdac_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_i2s1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2s1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_i2s1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_i2s1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2s1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_i2s1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_i2s1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_i2s1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2s1_bclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_i2s1_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2sdac_bclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_i2s1_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2s1_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2s1_bclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_i2s1_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2s1_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_i2s1_bclk_n_ {}
+
+#define _SET_CLOCK_clk_i2s1_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_i2s1_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_i2s1_bclk_n_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_n_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_i2s1_bclk_n_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_i2s1_bclk_n_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_bclk_n_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_i2s1_lrclk_ {}
+
+#define _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_n_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_i2s1_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_i2s1_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_i2s1_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_i2s1_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2s1_lrclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_i2s1_lrclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2s1_lrclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2s1_lrclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_i2sdac16k_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac16k_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sdac16k_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_i2sdac16k_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac16k_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_i2sdac16k_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_i2sdac16k_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_i2sdac16k_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_apb0_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_apb0_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb0_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_apb0_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_apb0_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb0_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_dma1p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma1p_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dma1p_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dma1p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma1p_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dma1p_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dma1p_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dma1p_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_usb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_apb_usb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_apb_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_usb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_apb_usb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_apb_usb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_usb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_usb_lpm_clk_predft_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usb_lpm_clk_predft_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usb_lpm_clk_predft_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_usb_lpm_clk_predft_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usb_lpm_clk_predft_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_lpm_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_usb_stb_clk_predft_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_stb_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usb_stb_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usb_stb_clk_predft_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_stb_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usb_stb_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usb_stb_clk_predft_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_stb_clk_predft_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_usb_stb_clk_predft_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_stb_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_usb_stb_clk_predft_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usb_stb_clk_predft_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_stb_clk_predft_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_apb_en_ {}
+
+#define _DIVIDE_CLOCK_clk_apb_en_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb_en_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_apb_en_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_apb_en_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb_en_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_vad_mem_ {}
+
+#define _SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_vad_intmem_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vad_mem_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_vad_mem_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_i2svad_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vad_mem_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_vad_mem_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_vad_mem_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vad_mem_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#endif //_AUDIO_CLK_GEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/audio_rst_gen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/audio_rst_gen_ctrl_macro.h
new file mode 100644
index 0000000000..68376132e3
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/audio_rst_gen_ctrl_macro.h
@@ -0,0 +1,531 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* audio_rst_gen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _AUDIO_RST_GEN_MACRO_H_
+#define _AUDIO_RST_GEN_MACRO_H_
+
+//#define AUDIO_RST_GEN_BASE_ADDR 0x0
+#define audio_rst_gen_Software_RESET_assert0_REG_ADDR  AUDIO_RST_GEN_BASE_ADDR + 0x0
+
+#define audio_rst_gen_Software_RESET_status0_REG_ADDR  AUDIO_RST_GEN_BASE_ADDR + 0x4
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_i2sadc_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sadc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_i2sadc_srst_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_i2sadc_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_pdm_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_i2svad_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_i2svad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_i2svad_srst_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_i2svad_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_spdif_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_pwmdac_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_i2sdac_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_i2sdac_srst_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_i2sdac_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_i2s1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_i2s1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_i2s1_srst_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_i2s1_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_i2sdac16k_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sdac16k_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_i2sdac16k_srst_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_i2sdac16k_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_dma1p_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_dma1p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rstn_apb_usb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rstn_apb_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rstn_apb_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rst_axi_usb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rst_axi_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rst_axi_usb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rst_usb_pwrup_rst_n_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>17; \
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+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_audio_rst_gen_rst_usb_PONRST_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_audio_rst_gen_rst_usb_PONRST_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_rst_gen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(audio_rst_gen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(audio_rst_gen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#endif //_AUDIO_RST_GEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/audio_sys_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/audio_sys_ctrl_macro.h
new file mode 100644
index 0000000000..02a7f5c128
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/audio_sys_ctrl_macro.h
@@ -0,0 +1,1442 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* audio_sys_ctrl_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _AUDIO_SYS_CTRL_MACRO_H_
+#define _AUDIO_SYS_CTRL_MACRO_H_
+
+//#define AUDIO_SYS_CTRL_BASE_ADDR 0x0
+#define audio_sys_ctrl_SCFG_sram_config0_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x0
+#define audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x4
+#define audio_sys_ctrl_SCFG_dsp0_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x8
+#define audio_sys_ctrl_SCFG_dsp1_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0xC
+#define audio_sys_ctrl_SCFG_dsp2_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x10
+#define audio_sys_ctrl_SCFG_dsp3_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x14
+#define audio_sys_ctrl_SCFG_dsp4_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x18
+#define audio_sys_ctrl_SCFG_dsp5_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x1C
+#define audio_sys_ctrl_SCFG_usb0_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x20
+#define audio_sys_ctrl_SCFG_usb1_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x24
+#define audio_sys_ctrl_SCFG_usb2_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x28
+#define audio_sys_ctrl_SCFG_usb3_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x2C
+#define audio_sys_ctrl_SCFG_usb4_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x30
+#define audio_sys_ctrl_SCFG_usb5_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x34
+#define audio_sys_ctrl_SCFG_usb6_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x38
+#define audio_sys_ctrl_SCFG_usb7_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x3C
+#define audio_sys_ctrl_SCFG_usb8_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x40
+#define audio_sys_ctrl_SCFG_usb9_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x44
+#define audio_sys_ctrl_SCFG_usb10_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x48
+#define audio_sys_ctrl_SCFG_usb11_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x4C
+#define audio_sys_ctrl_SCFG_usb12_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x50
+#define audio_sys_ctrl_SCFG_usb13_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x54
+#define audio_sys_ctrl_SCFG_usb14_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x58
+#define audio_sys_ctrl_SCFG_usb15_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x5C
+#define audio_sys_ctrl_SCFG_usb16_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x60
+#define audio_sys_ctrl_SCFG_usb17_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x64
+#define audio_sys_ctrl_SCFG_usb18_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x68
+#define audio_sys_ctrl_SCFG_usb19_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x6C
+#define audio_sys_ctrl_SCFG_usb20_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x70
+#define audio_sys_ctrl_SCFG_usb21_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x74
+#define audio_sys_ctrl_SCFG_usb22_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x78
+#define audio_sys_ctrl_SCFG_usb23_REG_ADDR  AUDIO_SYS_CTRL_BASE_ADDR + 0x7C
+
+#define _SET_SYSCON_REG_SCFG_sram_config0_vad(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sram_config0_vad(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sram_config0_spdif(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sram_config0_spdif(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sram_config0_hifi4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<16; \
+	MA_OUTW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sram_config0_hifi4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_sram_config0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_vad_flag(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_vad_SLINTR(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_vad_SPINTR(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_misc_ctrl_i2stx_bclk_out_oen(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_i2stx_bclk_out_oen(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_misc_ctrl_i2srx_bclk_out_oen(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_i2srx_bclk_out_oen(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_misc_ctrl_i2stx_lrck_out_oen(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_i2stx_lrck_out_oen(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_misc_ctrl_i2srx_lrck_out_oen(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_misc_ctrl_i2srx_lrck_out_oen(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_misc_ctrl_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp0_reset_vector(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp0_reset_vector(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp1_mem_base(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp1_mem_base(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp2_cfg_base(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp2_cfg_base(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_IRam0LoadStore(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_IRam1LoadStore(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_PWaitMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_TrigOut_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_DoubleExceptionError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_PFatalError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_PFatalInfoValid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_XOCDMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_DebugMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_BreakInAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp3_BreakOut(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp3_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_PRID(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_PRID(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_RunStall(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_RunStall(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_StatVectorSel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<17; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_StatVectorSel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_TrigIn_iDMA(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<18; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_TrigIn_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_OCDHaltOnReset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<19; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_OCDHaltOnReset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_BreakIn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_BreakIn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dsp4_BreakOutAck(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<21; \
+	MA_OUTW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp4_BreakOutAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp4_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_dsp5_PFatalInfo(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_dsp5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_mode_strap(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_mode_strap(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_xhci_main_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_main_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_xhci_main_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_main_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_main_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_main_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_main_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_mdctrl_clk_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_mdctrl_clk_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_mdctrl_clk_status(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_usbdev_main_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_usbdev_main_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_main_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_usbdev_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_usbdev_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<17; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_usbdev_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_xhci_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<22; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_xhci_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<23; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhci_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_xhc_d0_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<28; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhc_d0_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_xhc_d0_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb0_ltm_host_req_halt(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<30; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_ltm_host_req_halt(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb0_ltm_host_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb0_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb1_sram_cfg_55b_to_32b(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb1_sram_cfg_55b_to_32b(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb2_sram_cfg_31b_to_0b(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb2_sram_cfg_31b_to_0b(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_lowest_belt(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_host_system_err(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_host_system_err(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_hsystem_err_ext(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_xhci_debug_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<14; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_xhci_debug_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_sof(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_wakeup(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_wakeup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_utmi_iddig(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<21; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_utmi_iddig(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_utmi_sessvld(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<22; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_utmi_sessvld(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_utmi_vbusvalid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<23; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_utmi_vbusvalid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_utmi_idpullup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_utmi_sleepm(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_adp_probe_ana(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<26; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_probe_ana(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb3_adp_sense_ana(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<27; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_sense_ana(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_probe_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_sense_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb3_adp_sink_current_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb3_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb4_xhci_debug_bus(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb5_xhci_debug_link_state(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fffffff;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_adp_source_current_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_bc_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_idp_sink_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_idp_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_idm_sink_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_vdp_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_vdm_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_dp_vdat_ref_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dp_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dp_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_dm_vdat_ref_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dm_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dm_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_dm_vlgc_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dm_vlgc_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dm_vlgc_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_rid_float_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_float_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_float_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_nonfloat_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_dcd_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_dcd_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_rid_a_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<17; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_a_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_rid_b_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<18; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_b_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_rid_c_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<19; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_c_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_rid_gnd_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_rid_gnd_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_VCONTROL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<21); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<21; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_VCONTROL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_UTMI_VCONTROLLOADM(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<27; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_UTMI_VCONTROLLOADM(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_PIPE_DataBusWidth(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<28; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_PIPE_DataBusWidth(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_SourceSync(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<29; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_SourceSync(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_UTMI_DATABUS16_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<30; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_UTMI_DATABUS16_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb6_CC_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<31; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb6_CC_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb6_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_CC_HOST_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_HOST_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_CC_RP_0D9_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_0D9_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_CC_RP_1D5_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_1D5_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_CC_RP_3D0_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_3D0_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_HOST_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_OPT_HYS_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_REF_OPT0_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_REF_OPT1_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_REF_OPT2_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_0D9_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_1D5_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_CC_RP_3D0_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_ICC_10U_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_ICC_10U_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_ICC_90U_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_ICC_90U_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_U3_SSCG_ON(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<17; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_U3_SSCG_ON(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<18; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<19; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_IDPAD_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_IDPAD_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_IDPAD_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_LFPSRX_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<22; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_LFPSRX_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_PLL_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<23; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_PLL_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_U3_HOST_PYH(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<24; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_U3_HOST_PYH(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<25; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_OSCOUTEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<26; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_OSCOUTEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_LS_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<27; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_LS_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_OUTCLKSEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<28; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_OUTCLKSEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_EXTERNAL_TEST_MODE(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<29; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_EXTERNAL_TEST_MODE(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_HS_BIST_MODE(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<30; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_HS_BIST_MODE(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 30; \
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+}
+
+#define _SET_SYSCON_REG_SCFG_usb7_LPM_ALIVE(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<31; \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb7_LPM_ALIVE(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb7_REG_ADDR) >> 31; \
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+
+#define _SET_SYSCON_REG_SCFG_usb8_debug_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb8_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb8_debug_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb8_debug_out(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb8_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb9_XCFGI_0_31(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb9_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb9_XCFGI_0_31(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb10_XCFGI_63_32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
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+
+#define _GET_SYSCON_REG_SCFG_usb10_XCFGI_63_32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb11_XCFGI_95_64(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb11_XCFGI_95_64(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb12_XCFGI_127_96(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb12_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb12_XCFGI_127_96(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb13_XCFGI_159_128(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb13_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb13_XCFGI_159_128(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb14_XCFGI_191_160(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb14_XCFGI_191_160(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb15_XCFGI_223_192(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
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+}
+
+#define _GET_SYSCON_REG_SCFG_usb15_XCFGI_223_192(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb16_XCFGI_255_224(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb16_REG_ADDR); \
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+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb16_XCFGI_255_224(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb17_XCFGI_287_256(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb17_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb17_XCFGI_287_256(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb18_XCFGI_319_288(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(audio_sys_ctrl_SCFG_usb18_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb18_XCFGI_319_288(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb19_XCFGI_351_320(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb19_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_SCFG_usb19_XCFGI_351_320(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_SCFG_usb20_XCFGI_366_352(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
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+	MA_OUTW(audio_sys_ctrl_SCFG_usb20_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb20_XCFGI_366_352(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb21_XCFGO_31_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb22_XCFGO_32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb23_mac_phy_ebuf_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_usb23_mac_phy_txmargin(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(audio_sys_ctrl_SCFG_usb23_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#endif //_AUDIO_SYS_CTRL_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/chips_media_common.h b/arch/riscv/include/asm/arch-jh7100/chips_media_common.h
new file mode 100644
index 0000000000..d55f9872ca
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/chips_media_common.h
@@ -0,0 +1,133 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+//
+// chips && media.h
+//
+// JH chips and media Defines
+//
+// Description:
+//
+// Revision History:
+//        DATE        VERSION  AUTHOR        NOTE
+//        ----------  -------  -----------   ------------------------------
+//        2019/04/29  0.1      jing.rao       Initial
+//
+
+#ifndef _CM_COMMON_H
+#define _CM_COMMON_H
+
+
+#define JH_WAVE_VDEC
+//#define JH_WAVE_VENC   1
+
+extern int vdec_bs_mode;
+
+#define JH_DDR0    1
+
+#ifdef JH_DDR0
+#define JH_CODE_START_BASE             0x80000000  ///0x1000000000///
+#else
+#define JH_CODE_START_BASE             0x1000000000
+#endif
+#define JH_VODE_START_SIZE             0x4000000///0x3200000   /* 64MB */
+
+#define SYSTEMPORT_START    0x1000000000
+#define MEMPORT_START       0x80000000
+#define JPEG_DEC_MEMPORT_TO_SYSTEMPORT  (SYSTEMPORT_START-MEMPORT_START)
+
+#define WAVE5_SEC_ADDR      0x18080000
+
+
+/* firware                  1MB          [ 0x8400_0000 ] */
+#define WAVE5_FIWMWARE_BUFFER_BASE      (/*JPEG_DEC_MEMPORT_TO_SYSTEMPORT + */JH_CODE_START_BASE + JH_VODE_START_SIZE)
+#define WAVE5_FIWMWARE_BUFFER_SIZE      (0x100000)    /* 1024*1024*1 -- 1MB */
+
+/* H265 bitstream           10MB         [ 0x8410_0000 ] */
+#define WAVE5_FILE_BUFFER_BASE          (/*JPEG_DEC_MEMPORT_TO_SYSTEMPORT + */WAVE5_FIWMWARE_BUFFER_BASE + WAVE5_FIWMWARE_BUFFER_SIZE)
+#define WAVE5_FILE_BUFFER_SIZE          (0xA00000)    /* 1024*1024*10 -- 10MB */
+
+/* vdb_video_memory         128MB       [ 0x84B0_0000 ] */
+#define WAVE5_VPU_DRAM_PHYSICAL_BASE    (WAVE5_FILE_BUFFER_BASE + WAVE5_FILE_BUFFER_SIZE)
+#define WAVE5_VPU_DRAM_SIZE             (128*1024*1024)         /* 128MB */
+
+/* WAVE5 yuv data buffer    4MB     	[ 0x8CB0_0000 ] */
+#define WAVE5_YUV_BUFFER_BASE     		(WAVE5_VPU_DRAM_PHYSICAL_BASE + WAVE5_VPU_DRAM_SIZE)
+#define WAVE5_YUV_BUFFER_SIZE     		0xA00000
+
+#define WAVE5_BUFF_FLUSH_BASE           (WAVE5_FIWMWARE_BUFFER_BASE)
+#define WAVE5_BUFF_FLUSH_SIZE           (WAVE5_FIWMWARE_BUFFER_SIZE + WAVE5_FILE_BUFFER_SIZE + WAVE5_VPU_DRAM_SIZE)
+
+#if 1
+/* enc: bitstream buffer to put jpg data 4MB    [ 0x8400_0000 ] */
+#define JPEG_BITSTREAM_BUFFER_BASE      (JH_CODE_START_BASE + JH_VODE_START_SIZE)
+#define JPEG_BITSTREAM_BUFFER_SIZE      0x400000        /* 4MB */
+
+/* jpeg yuv data feeder buffer          4MB     [ 0x8440_0000 ] */
+#define JPEG_YUV_FEEDER_BUFFER_BASE     (JPEG_BITSTREAM_BUFFER_BASE + JPEG_BITSTREAM_BUFFER_SIZE)
+#define JPEG_YUV_FEEDER_BUFFER_SIZE     0x400000
+
+/* s_jdb_video_memory                   128MB   [ 0x8480_0000 ] */
+#define JPEG_DRAM_PHYSICAL_BASE         (JPEG_YUV_FEEDER_BUFFER_BASE + JPEG_YUV_FEEDER_BUFFER_SIZE)
+#define JPEG_JDI_DRAM_PHYSICAL_SIZE     (128*1024*1024)         /* 8000000 128MB */
+
+/* dec: bitstream buffer to put jpg data 4MB [ 0x8C80_0000 ] */
+#define JPEG_BITSTREAM_JPG_FEEDING_BUFFER_BASE  (JPEG_DRAM_PHYSICAL_BASE + JPEG_JDI_DRAM_PHYSICAL_SIZE)
+#define JPEG_BITSTREAM_JPG_FEEDING_BUFFER_SIZE  0x400000
+
+/* dec: jpeg yuv data                   4MB    [ 0x8CC0_0000 ] */
+#define JPEG_DEC_YUV_BUFFER_BASE        (JPEG_BITSTREAM_JPG_FEEDING_BUFFER_BASE + JPEG_BITSTREAM_JPG_FEEDING_BUFFER_SIZE + JPEG_DEC_MEMPORT_TO_SYSTEMPORT)
+#define JPEG_DEC_YUV_BUFFER_SIZE        0x400000
+
+
+#define JPEG_ENC_BUFF_FLUSH_BASE        JPEG_BITSTREAM_BUFFER_BASE
+#define JPEG_ENC_BUFF_FLUSH_SIZE        (JPEG_BITSTREAM_BUFFER_SIZE + JPEG_YUV_FEEDER_BUFFER_SIZE + JPEG_JDI_DRAM_PHYSICAL_SIZE)
+
+#define JPEG_DEC_BUFF_FLUSH_BASE        JPEG_DRAM_PHYSICAL_BASE
+#define JPEG_DEC_BUFF_FLUSH_SIZE        (JPEG_JDI_DRAM_PHYSICAL_SIZE + JPEG_BITSTREAM_JPG_FEEDING_BUFFER_SIZE + JPEG_DEC_YUV_BUFFER_SIZE)
+
+#else
+#define JPEG_TEST_INTMEM    1
+#define JPEG_ENC_Y_BASE                 (0x18080000)
+#define JPEG_ENC_Cb_BASE                (0x18080000 + 0xC800)
+#define JPEG_ENC_Cr_BASE                (0x18080000 + 0x19000)
+
+/* enc: bitstream buffer to put jpg data  4MB    0x1801_9000 */
+#define JPEG_BITSTREAM_reg_BASE         (0x18000000 + 0x19000)
+#define JPEG_BITSTREAM_reg_SIZE         (0xC800)
+
+/* enc: bitstream buffer to put jpg data  4MB    0x1800_C800 */
+#define JPEG_BITSTREAM_BUFFER_BASE      (0x18000000 + 0xC800)
+#define JPEG_BITSTREAM_BUFFER_SIZE      (0xC800)
+
+/* jpeg yuv data feeder buffer       4MB    0x1800_0000 144x176 = 0x6300*/
+#define JPEG_YUV_FEEDER_BUFFER_BASE     (0x18000000)
+#define JPEG_YUV_FEEDER_BUFFER_SIZE     (0xC800)
+
+/* s_jdb_video_memory               128MB   0x83A0_0000 or 0x10_03A0_0000 */
+#define JPEG_DRAM_PHYSICAL_BASE         (JH_CODE_START_BASE + JH_VODE_START_SIZE)
+#define JPEG_JDI_DRAM_PHYSICAL_SIZE     (128*1024*1024)
+
+/* dec: bitstream buffer to put jpg data  128KB    0x1800_0000 */
+#define JPEG_BITSTREAM_JPG_FEEDING_BUFFER_BASE  (0x18000000)
+#define JPEG_BITSTREAM_JPG_FEEDING_BUFFER_SIZE  (0xC800)
+
+/* dec: jpeg yuv data                   4MB    [ 0x1800_C800 ] */
+#define JPEG_DEC_YUV_BUFFER_BASE        (JPEG_BITSTREAM_JPG_FEEDING_BUFFER_BASE + JPEG_BITSTREAM_JPG_FEEDING_BUFFER_SIZE)
+#define JPEG_DEC_YUV_BUFFER_SIZE        (0x11800) /* 70KB*/
+
+#define JPEG_DEC_Y_BASE                 (0x18080000)
+#define JPEG_DEC_Cb_BASE                (0x18080000 + 0xC800)
+#define JPEG_DEC_Cr_BASE                (0x18080000 + 0x19000)
+
+#define JPEG_ENC_BUFF_FLUSH_BASE        JPEG_DRAM_PHYSICAL_BASE
+#define JPEG_ENC_BUFF_FLUSH_SIZE        (JPEG_JDI_DRAM_PHYSICAL_SIZE)
+
+#define JPEG_DEC_BUFF_FLUSH_BASE        JPEG_DRAM_PHYSICAL_BASE
+#define JPEG_DEC_BUFF_FLUSH_SIZE        JPEG_JDI_DRAM_PHYSICAL_SIZE
+
+
+#endif
+
+
+
+#endif // _CM_COMMON_H
diff --git a/arch/riscv/include/asm/arch-jh7100/clkgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/clkgen_ctrl_macro.h
new file mode 100644
index 0000000000..d010b2c6eb
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/clkgen_ctrl_macro.h
@@ -0,0 +1,4407 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* clkgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _CLKGEN_MACRO_H_
+#define _CLKGEN_MACRO_H_
+#include <asm/io.h>
+#include <asm/arch/global_reg.h>
+//#define CLKGEN_BASE_ADDR 0x0
+#define clk_cpundbus_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x0
+#define clk_dla_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x4
+#define clk_dsp_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x8
+#define clk_gmacusb_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xC
+#define clk_perh0_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x10
+#define clk_perh1_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x14
+#define clk_vin_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x18
+#define clk_vout_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1C
+#define clk_audio_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x20
+#define clk_cdechifi4_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x24
+#define clk_cdec_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x28
+#define clk_voutbus_root_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2C
+#define clk_cpunbus_root_div_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x30
+#define clk_dsp_root_div_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x34
+#define clk_perh0_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x38
+#define clk_perh1_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x3C
+#define clk_pll0_testout_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x40
+#define clk_pll1_testout_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x44
+#define clk_pll2_testout_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x48
+#define clk_pll2_refclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x4C
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+#define clk_cpu_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x54
+#define clk_ahb_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x58
+#define clk_apb1_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x5C
+#define clk_apb2_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x60
+#define clk_dom3ahb_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x64
+#define clk_dom7ahb_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x68
+#define clk_u74_core0_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x6C
+#define clk_u74_core1_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x70
+#define clk_u74_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x74
+#define clk_u74rtc_toggle_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x78
+#define clk_sgdma2p_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x7C
+#define clk_dma2pnoc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x80
+#define clk_sgdma2p_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x84
+#define clk_dla_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x88
+#define clk_dla_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x8C
+#define clk_dlanoc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x90
+#define clk_dla_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x94
+#define clk_vp6_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x98
+#define clk_vp6bus_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x9C
+#define clk_vp6_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xA0
+#define clk_vcdecbus_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xA4
+#define clk_vdec_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xA8
+#define clk_vdec_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xAC
+#define clk_vdecbrg_mainclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xB0
+#define clk_vdec_bclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xB4
+#define clk_vdec_cclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xB8
+#define clk_vdec_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xBC
+#define clk_jpeg_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xC0
+#define clk_jpeg_cclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xC4
+#define clk_jpeg_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xC8
+#define clk_gc300_2x_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xCC
+#define clk_gc300_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xD0
+#define clk_jpcgc300_axibus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xD4
+#define clk_gc300_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xD8
+#define clk_jpcgc300_mainclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xDC
+#define clk_venc_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xE0
+#define clk_venc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xE4
+#define clk_vencbrg_mainclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xE8
+#define clk_venc_bclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xEC
+#define clk_venc_cclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xF0
+#define clk_venc_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xF4
+#define clk_ddrpll_div2_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xF8
+#define clk_ddrpll_div4_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0xFC
+#define clk_ddrpll_div8_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x100
+#define clk_ddrosc_div2_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x104
+#define clk_ddrc0_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x108
+#define clk_ddrc1_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x10C
+#define clk_ddrphy_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x110
+#define clk_noc_rob_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x114
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+#define clk_nne_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x11C
+#define clk_nnebus_src1_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x120
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+#define clk_dspx2c_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x134
+#define clk_hifi4_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x138
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+#define clk_sgdma1p_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x150
+#define clk_sgdma1p_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x154
+#define clk_dma1p_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x158
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+#define clk_usb_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x160
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+#define clk_usbnoc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x168
+#define clk_usbphy_rootdiv_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x16C
+#define clk_usbphy_125m_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x170
+#define clk_usbphy_plldiv25m_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x174
+#define clk_usbphy_25m_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x178
+#define clk_audio_div_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x17C
+#define clk_audio_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x180
+#define clk_audio_12288_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x184
+#define clk_vin_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x188
+#define clk_isp0_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x18C
+#define clk_isp0_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x190
+#define clk_isp0noc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x194
+#define clk_ispslv_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x198
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+#define clk_isp1_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1A0
+#define clk_isp1noc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1A4
+#define clk_vin_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1A8
+#define clk_vin_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1AC
+#define clk_vinnoc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1B0
+#define clk_vout_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1B4
+#define clk_dispbus_src_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1B8
+#define clk_disp_bus_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1BC
+#define clk_disp_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1C0
+#define clk_dispnoc_axi_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1C4
+#define clk_sdio0_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1C8
+#define clk_sdio0_cclkint_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1CC
+#define clk_sdio0_cclkint_inv_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1D0
+#define clk_sdio1_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1D4
+#define clk_sdio1_cclkint_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1D8
+#define clk_sdio1_cclkint_inv_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1DC
+#define clk_gmac_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1E0
+#define clk_gmac_root_div_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1E4
+#define clk_gmac_ptp_refclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1E8
+#define clk_gmac_gtxclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1EC
+#define clk_gmac_rmii_txclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1F0
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+#define clk_gmac_tx_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1F8
+#define clk_gmac_tx_inv_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x1FC
+#define clk_gmac_rx_pre_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x200
+#define clk_gmac_rx_inv_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x204
+#define clk_gmac_rmii_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x208
+#define clk_gmac_tophyref_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x20C
+#define clk_spi2ahb_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x210
+#define clk_spi2ahb_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x214
+#define clk_ezmaster_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x218
+#define clk_e24_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x21C
+#define clk_e24rtc_toggle_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x220
+#define clk_qspi_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x224
+#define clk_qspi_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x228
+#define clk_qspi_refclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x22C
+#define clk_sec_ahb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x230
+#define clk_aes_clk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x234
+#define clk_sha_clk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x238
+#define clk_pka_clk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x23C
+#define clk_trng_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x240
+#define clk_otp_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x244
+#define clk_uart0_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x248
+#define clk_uart0_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x24C
+#define clk_uart1_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x250
+#define clk_uart1_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x254
+#define clk_spi0_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x258
+#define clk_spi0_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x25C
+#define clk_spi1_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x260
+#define clk_spi1_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x264
+#define clk_i2c0_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x268
+#define clk_i2c0_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x26C
+#define clk_i2c1_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x270
+#define clk_i2c1_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x274
+#define clk_gpio_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x278
+#define clk_uart2_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x27C
+#define clk_uart2_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x280
+#define clk_uart3_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x284
+#define clk_uart3_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x288
+#define clk_spi2_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x28C
+#define clk_spi2_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x290
+#define clk_spi3_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x294
+#define clk_spi3_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x298
+#define clk_i2c2_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x29C
+#define clk_i2c2_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2A0
+#define clk_i2c3_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2A4
+#define clk_i2c3_core_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2A8
+#define clk_wdtimer_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2AC
+#define clk_wdt_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2B0
+#define clk_timer0_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2B4
+#define clk_timer1_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2B8
+#define clk_timer2_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2BC
+#define clk_timer3_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2C0
+#define clk_timer4_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2C4
+#define clk_timer5_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2C8
+#define clk_timer6_coreclk_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2CC
+#define clk_vp6intc_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2D0
+#define clk_pwm_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2D4
+#define clk_msi_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2D8
+#define clk_temp_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2DC
+#define clk_temp_sense_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2E0
+#define clk_syserr_apb_ctrl_REG_ADDR  CLKGEN_BASE_ADDR + 0x2E4
+
+#define _ENABLE_CLOCK_clk_cpundbus_root_ {}
+
+#define _SWITCH_CLOCK_clk_cpundbus_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpundbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_cpundbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cpundbus_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpundbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_cpundbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cpundbus_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpundbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_cpundbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cpundbus_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpundbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_cpundbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_cpundbus_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cpundbus_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_dla_root_ {}
+
+#define _SWITCH_CLOCK_clk_dla_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_dla_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_dla_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_dla_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_dla_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_dla_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_dla_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dla_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_dsp_root_ {}
+
+#define _SWITCH_CLOCK_clk_dsp_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsp_root_ctrl_REG_ADDR); \
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+}
+
+#define _SWITCH_CLOCK_clk_dsp_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsp_root_ctrl_REG_ADDR); \
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+}
+
+#define _SWITCH_CLOCK_clk_dsp_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsp_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_dsp_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_dsp_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsp_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_dsp_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_dsp_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dsp_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_gmacusb_root_ {}
+
+#define _SWITCH_CLOCK_clk_gmacusb_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmacusb_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_gmacusb_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_gmacusb_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmacusb_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_gmacusb_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_gmacusb_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmacusb_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_gmacusb_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_gmacusb_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmacusb_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_perh0_root_ {}
+
+#define _SWITCH_CLOCK_clk_perh0_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh0_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_perh0_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_perh0_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh0_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_perh0_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_perh0_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_perh0_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_perh1_root_ {}
+
+#define _SWITCH_CLOCK_clk_perh1_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh1_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_perh1_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_perh1_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh1_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_perh1_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_perh1_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_perh1_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_root_ {}
+
+#define _SWITCH_CLOCK_clk_vin_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_vin_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vin_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_vin_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vin_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_vin_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_vin_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_vout_root_ {}
+
+#define _SWITCH_CLOCK_clk_vout_root_SOURCE_clk_osc_aud_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_vout_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vout_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_vout_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vout_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_vout_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_vout_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vout_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_audio_root_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_audio_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_audio_root_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_audio_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_audio_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_audio_root_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_audio_root_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_audio_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_audio_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_audio_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_cdechifi4_root_ {}
+
+#define _SWITCH_CLOCK_clk_cdechifi4_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdechifi4_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_cdechifi4_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cdechifi4_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdechifi4_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_cdechifi4_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cdechifi4_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdechifi4_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_cdechifi4_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_cdechifi4_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cdechifi4_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_cdec_root_ {}
+
+#define _SWITCH_CLOCK_clk_cdec_root_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdec_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_cdec_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cdec_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdec_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_cdec_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_cdec_root_SOURCE_clk_pll1_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cdec_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_cdec_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_cdec_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cdec_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_voutbus_root_ {}
+
+#define _SWITCH_CLOCK_clk_voutbus_root_SOURCE_clk_osc_aud_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_voutbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_voutbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_voutbus_root_SOURCE_clk_pll0_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_voutbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_voutbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_voutbus_root_SOURCE_clk_pll2_out_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_voutbus_root_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_voutbus_root_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_voutbus_root_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_voutbus_root_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_cpunbus_root_div_ {}
+
+#define _DIVIDE_CLOCK_clk_cpunbus_root_div_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpunbus_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_cpunbus_root_div_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_cpunbus_root_div_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cpunbus_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_dsp_root_div_ {}
+
+#define _DIVIDE_CLOCK_clk_dsp_root_div_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsp_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_dsp_root_div_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_dsp_root_div_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dsp_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_perh0_src_ {}
+
+#define _DIVIDE_CLOCK_clk_perh0_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh0_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_perh0_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_perh0_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_perh0_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_perh1_src_ {}
+
+#define _DIVIDE_CLOCK_clk_perh1_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_perh1_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_perh1_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_perh1_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_perh1_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_pll0_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll0_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pll0_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pll0_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll0_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pll0_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pll0_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll0_testout_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_pll0_testout_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll0_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_pll0_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_pll0_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll0_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_pll1_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll1_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pll1_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pll1_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll1_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pll1_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pll1_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll1_testout_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_pll1_testout_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll1_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_pll1_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_pll1_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll1_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_pll2_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll2_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pll2_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pll2_testout_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll2_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pll2_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pll2_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll2_testout_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_pll2_testout_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll2_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_pll2_testout_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_pll2_testout_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll2_testout_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_pll2_refclk_ {}
+
+#define _SWITCH_CLOCK_clk_pll2_refclk_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll2_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_pll2_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_pll2_refclk_SOURCE_clk_osc_aud_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pll2_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_pll2_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_pll2_refclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pll2_refclk_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_cpu_core_ {}
+
+#define _DIVIDE_CLOCK_clk_cpu_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpu_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_cpu_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_cpu_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cpu_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_cpu_axi_ {}
+
+#define _DIVIDE_CLOCK_clk_cpu_axi_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_cpu_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_cpu_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_cpu_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_cpu_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_ahb_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_ahb_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_ahb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ahb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb1_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_apb1_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb1_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_apb1_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_apb1_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb1_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_apb2_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_apb2_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_apb2_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_apb2_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_apb2_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_apb2_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_dom3ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dom3ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dom3ahb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dom3ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dom3ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dom3ahb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dom3ahb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dom3ahb_bus_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dom7ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dom7ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dom7ahb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dom7ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dom7ahb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dom7ahb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dom7ahb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dom7ahb_bus_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_u74_core0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_core0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_u74_core0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_u74_core0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_core0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_u74_core0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_u74_core0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_u74_core0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_u74_core1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_core1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_u74_core1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_u74_core1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_core1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_u74_core1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_u74_core1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_u74_core1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_u74_core1_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_core1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_u74_core1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_u74_core1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_u74_core1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_u74_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_u74_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_u74_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_u74_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_u74_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_u74_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_u74rtc_toggle_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74rtc_toggle_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_u74rtc_toggle_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_u74rtc_toggle_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_u74rtc_toggle_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_u74rtc_toggle_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_u74rtc_toggle_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_u74rtc_toggle_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sgdma2p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma2p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sgdma2p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sgdma2p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma2p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sgdma2p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sgdma2p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sgdma2p_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dma2pnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma2pnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dma2pnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dma2pnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma2pnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dma2pnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dma2pnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dma2pnoc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sgdma2p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma2p_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sgdma2p_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sgdma2p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma2p_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sgdma2p_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sgdma2p_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sgdma2p_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dla_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_dla_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_dla_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_dla_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dla_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_dla_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dla_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dla_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dla_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dla_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dla_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dla_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dlanoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dlanoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dlanoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dlanoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dlanoc_axi_ctrl_REG_ADDR); \
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+	MA_OUTW(clk_dlanoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dlanoc_axi_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_dla_apb_ { \
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+
+#define _DISABLE_CLOCK_clk_dla_apb_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dla_apb_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_vp6_core_ { \
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+
+#define _DISABLE_CLOCK_clk_vp6_core_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vp6_core_(_ezchip_macro_read_value_) { \
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+
+#define _DIVIDE_CLOCK_clk_vp6_core_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vp6_core_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_vp6bus_src_ {}
+
+#define _DIVIDE_CLOCK_clk_vp6bus_src_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vp6bus_src_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_vp6_axi_ { \
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+
+#define _DISABLE_CLOCK_clk_vp6_axi_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vp6_axi_(_ezchip_macro_read_value_) { \
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+
+#define _DIVIDE_CLOCK_clk_vp6_axi_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vp6_axi_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_vcdecbus_src_ {}
+
+#define _DIVIDE_CLOCK_clk_vcdecbus_src_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vcdecbus_src_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_vdec_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_vdec_bus_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vdec_bus_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_vdec_axi_ { \
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+#define _DISABLE_CLOCK_clk_vdec_axi_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_vdec_axi_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_vdecbrg_mainclk_ { \
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+
+#define _DISABLE_CLOCK_clk_vdecbrg_mainclk_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vdecbrg_mainclk_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_vdec_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vdec_bclk_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_vdec_bclk_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_vdec_bclk_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_vdec_bclk_(div) { \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_vdec_bclk_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_vdec_cclk_ { \
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+#define _DISABLE_CLOCK_clk_vdec_cclk_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_vdec_cclk_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_vdec_cclk_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vdec_cclk_(_ezchip_macro_read_value_) { \
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+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_vdec_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vdec_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_vdec_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vdec_apb_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vdec_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_jpeg_axi_ { \
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+
+#define _DISABLE_CLOCK_clk_jpeg_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_axi_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_jpeg_axi_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_jpeg_axi_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_jpeg_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpeg_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_jpeg_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_cclk_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_jpeg_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_cclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_jpeg_cclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpeg_cclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
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+#define _DIVIDE_CLOCK_clk_jpeg_cclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_cclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_jpeg_cclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpeg_cclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_jpeg_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_apb_ctrl_REG_ADDR); \
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+	MA_OUTW(clk_jpeg_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_jpeg_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpeg_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_jpeg_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_jpeg_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpeg_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gc300_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gc300_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gc300_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gc300_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gc300_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gc300_2x_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gc300_2x_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_gc300_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gc300_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gc300_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_gc300_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gc300_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gc300_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gc300_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gc300_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gc300_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_jpcgc300_axibus_ {}
+
+#define _DIVIDE_CLOCK_clk_jpcgc300_axibus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpcgc300_axibus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_jpcgc300_axibus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_jpcgc300_axibus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpcgc300_axibus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_gc300_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gc300_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gc300_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gc300_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gc300_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gc300_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gc300_axi_ctrl_REG_ADDR) >> 31; \
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+}
+
+#define _ENABLE_CLOCK_clk_jpcgc300_mainclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpcgc300_mainclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
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+}
+
+#define _DISABLE_CLOCK_clk_jpcgc300_mainclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_jpcgc300_mainclk_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_jpcgc300_mainclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_jpcgc300_mainclk_ctrl_REG_ADDR) >> 31; \
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+}
+
+#define _ENABLE_CLOCK_clk_venc_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_venc_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_bus_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_venc_bus_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_venc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_axi_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_venc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_axi_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_venc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_venc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vencbrg_mainclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vencbrg_mainclk_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_vencbrg_mainclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vencbrg_mainclk_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vencbrg_mainclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vencbrg_mainclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_venc_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_venc_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_venc_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_venc_bclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_venc_bclk_(_ezchip_macro_read_value_) { \
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+}
+
+#define _DIVIDE_CLOCK_clk_venc_bclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_venc_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_venc_bclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_venc_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_cclk_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_venc_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_cclk_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_venc_cclk_(_ezchip_macro_read_value_) { \
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+
+#define _DIVIDE_CLOCK_clk_venc_cclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_cclk_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_venc_cclk_(_ezchip_macro_read_value_) { \
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+}
+
+#define _ENABLE_CLOCK_clk_venc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_apb_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_venc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_venc_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_venc_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_venc_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrpll_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ddrpll_div2_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ddrpll_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrpll_div2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrpll_div2_ctrl_REG_ADDR) >> 31; \
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+#define _DIVIDE_CLOCK_clk_ddrpll_div2_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div2_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ddrpll_div2_(_ezchip_macro_read_value_) { \
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+}
+
+#define _ENABLE_CLOCK_clk_ddrpll_div4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div4_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_ddrpll_div4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div4_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrpll_div4_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrpll_div4_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_ddrpll_div4_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div4_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_ddrpll_div4_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ddrpll_div4_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrpll_div4_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrpll_div8_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div8_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_ddrpll_div8_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div8_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrpll_div8_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrpll_div8_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_ddrpll_div8_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrpll_div8_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ddrpll_div8_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrpll_div8_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrosc_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrosc_div2_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_ddrosc_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrosc_div2_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrosc_div2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrosc_div2_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_ddrosc_div2_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrosc_div2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_ddrosc_div2_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ddrosc_div2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrosc_div2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrc0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ddrc0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrc0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_ddrc0_SOURCE_clk_ddrosc_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc0_SOURCE_clk_ddrpll_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc0_SOURCE_clk_ddrpll_div4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc0_SOURCE_clk_ddrpll_div8_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_ddrc0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_ddrc0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrc0_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrc1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ddrc1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrc1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_ddrc1_SOURCE_clk_ddrosc_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc1_SOURCE_clk_ddrpll_div2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc1_SOURCE_clk_ddrpll_div4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_ddrc1_SOURCE_clk_ddrpll_div8_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_ddrc1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_ddrc1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrc1_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_ddrphy_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrphy_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ddrphy_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ddrphy_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ddrphy_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ddrphy_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ddrphy_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ddrphy_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_noc_rob_ {}
+
+#define _DIVIDE_CLOCK_clk_noc_rob_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_noc_rob_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_noc_rob_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_noc_rob_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_noc_rob_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_noc_cog_ {}
+
+#define _DIVIDE_CLOCK_clk_noc_cog_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_noc_cog_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_noc_cog_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_noc_cog_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_noc_cog_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_nne_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_nne_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_nne_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_nne_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_nne_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_nne_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_nnebus_src1_ {}
+
+#define _DIVIDE_CLOCK_clk_nnebus_src1_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nnebus_src1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_nnebus_src1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_nnebus_src1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_nnebus_src1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_nne_bus_ {}
+
+#define _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_nne_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_nnebus_src1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_nne_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_nne_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_nne_bus_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_nne_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_nne_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_nne_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nne_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_nne_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_nne_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_nne_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_nnenoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nnenoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_nnenoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_nnenoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_nnenoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_nnenoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_nnenoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_nnenoc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dlaslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dlaslv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dlaslv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dlaslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dlaslv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dlaslv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dlaslv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dlaslv_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dspx2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dspx2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dspx2c_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dspx2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dspx2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dspx2c_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dspx2c_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dspx2c_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4_src_ {}
+
+#define _DIVIDE_CLOCK_clk_hifi4_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_hifi4_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_hifi4_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4_corefree_ {}
+
+#define _DIVIDE_CLOCK_clk_hifi4_corefree_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_corefree_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_hifi4_corefree_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_hifi4_corefree_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4_corefree_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_hifi4_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_hifi4_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_hifi4_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_hifi4_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4_core_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_hifi4_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_hifi4_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_hifi4_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_hifi4_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_hifi4_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_hifi4_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_hifi4_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_hifi4noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_hifi4noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_hifi4noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_hifi4noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_hifi4noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_hifi4noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_hifi4noc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sgdma1p_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_sgdma1p_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma1p_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_sgdma1p_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_sgdma1p_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sgdma1p_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_sgdma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma1p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sgdma1p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sgdma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sgdma1p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sgdma1p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sgdma1p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sgdma1p_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma1p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dma1p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dma1p_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dma1p_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dma1p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dma1p_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_x2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_x2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_x2c_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_x2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_x2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_x2c_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_x2c_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_x2c_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_x2c_axi_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_x2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_x2c_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_x2c_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_x2c_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_usb_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_usb_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_usb_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_usb_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usb_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usb_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usb_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usb_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usb_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usb_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_usbnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usbnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usbnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usbnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usbnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbnoc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_usbphy_rootdiv_ {}
+
+#define _DIVIDE_CLOCK_clk_usbphy_rootdiv_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_rootdiv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_usbphy_rootdiv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usbphy_rootdiv_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_rootdiv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_usbphy_125m_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_125m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usbphy_125m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usbphy_125m_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_125m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usbphy_125m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usbphy_125m_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_125m_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_usbphy_125m_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_125m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_usbphy_125m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usbphy_125m_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_125m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_usbphy_plldiv25m_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_plldiv25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_usbphy_plldiv25m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_usbphy_plldiv25m_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_plldiv25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_usbphy_plldiv25m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_usbphy_plldiv25m_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_plldiv25m_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_usbphy_plldiv25m_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_plldiv25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_usbphy_plldiv25m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_usbphy_plldiv25m_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_plldiv25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_usbphy_25m_ {}
+
+#define _SWITCH_CLOCK_clk_usbphy_25m_SOURCE_clk_osc_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_usbphy_25m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_usbphy_25m_SOURCE_clk_usbphy_plldiv25m_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_usbphy_25m_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_usbphy_25m_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_usbphy_25m_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_usbphy_25m_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_audio_div_ {}
+
+#define _DIVIDE_CLOCK_clk_audio_div_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFFF); \
+	_ezchip_macro_read_value_ |= (div&0x3FFFF); \
+	MA_OUTW(clk_audio_div_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_audio_div_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_audio_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ffff;\
+}
+
+#define _ENABLE_CLOCK_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_audio_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_audio_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_audio_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_audio_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_audio_src_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_12288_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_audio_12288_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_audio_12288_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_audio_12288_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_audio_12288_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_audio_12288_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_audio_12288_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vin_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vin_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vin_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vin_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_src_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_vin_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_vin_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vin_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_isp0_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_isp0_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_isp0_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp0noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp0noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp0noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp0noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0noc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_ispslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ispslv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ispslv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ispslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ispslv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ispslv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ispslv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ispslv_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_isp1_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_isp1_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_isp1_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp1noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp1noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1noc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp1noc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp1noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1noc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_vin_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_vin_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vin_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vin_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vin_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vin_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vin_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vinnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vinnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vinnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vinnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vinnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vinnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vinnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vinnoc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vout_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vout_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vout_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vout_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vout_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vout_src_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_vout_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_vout_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vout_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vout_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_dispbus_src_ {}
+
+#define _DIVIDE_CLOCK_clk_dispbus_src_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dispbus_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_dispbus_src_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_dispbus_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dispbus_src_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_disp_bus_ {}
+
+#define _DIVIDE_CLOCK_clk_disp_bus_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_disp_bus_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_disp_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_disp_bus_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_disp_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_disp_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_disp_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_disp_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_disp_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_disp_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dispnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dispnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dispnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dispnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dispnoc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dispnoc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dispnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dispnoc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio0_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sdio0_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sdio0_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sdio0_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sdio0_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio0_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio0_cclkint_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sdio0_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sdio0_cclkint_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sdio0_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sdio0_cclkint_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_sdio0_cclkint_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_sdio0_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_sdio0_cclkint_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio0_cclkint_inv_ {}
+
+#define _SET_CLOCK_clk_sdio0_cclkint_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_sdio0_cclkint_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_sdio0_cclkint_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_sdio0_cclkint_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_sdio0_cclkint_inv_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio0_cclkint_inv_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio1_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sdio1_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sdio1_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sdio1_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sdio1_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio1_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio1_cclkint_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sdio1_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sdio1_cclkint_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sdio1_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sdio1_cclkint_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_sdio1_cclkint_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_sdio1_cclkint_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_sdio1_cclkint_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_sdio1_cclkint_inv_ {}
+
+#define _SET_CLOCK_clk_sdio1_cclkint_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_sdio1_cclkint_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_sdio1_cclkint_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_sdio1_cclkint_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_sdio1_cclkint_inv_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sdio1_cclkint_inv_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_root_div_ {}
+
+#define _DIVIDE_CLOCK_clk_gmac_root_div_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_gmac_root_div_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_root_div_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_root_div_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_ptp_refclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_ptp_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_ptp_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_ptp_refclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_ptp_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_ptp_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_ptp_refclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_ptp_refclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gmac_ptp_refclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_ptp_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_gmac_ptp_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_ptp_refclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_ptp_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_gtxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_gtxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_gtxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_gtxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_gtxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_gtxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_gtxclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_gtxclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gmac_gtxclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_gtxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (div&0xFF); \
+	MA_OUTW(clk_gmac_gtxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_gtxclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_gtxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_rmii_txclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_txclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_txclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_rmii_txclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_txclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_txclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_rmii_txclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_txclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gmac_rmii_txclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_txclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_gmac_rmii_txclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_rmii_txclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_txclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_rmii_rxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_rmii_rxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_rmii_rxclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gmac_rmii_rxclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_rmii_rxclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_rxclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_tx_ {}
+
+#define _SWITCH_CLOCK_clk_gmac_tx_SOURCE_clk_gmac_gtxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tx_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_gmac_tx_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_gmac_tx_SOURCE_clk_gmac_mii_txclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tx_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_gmac_tx_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_gmac_tx_SOURCE_clk_gmac_rmii_txclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tx_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_gmac_tx_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_gmac_tx_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_tx_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_tx_inv_ {}
+
+#define _SET_CLOCK_clk_gmac_tx_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tx_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_gmac_tx_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_gmac_tx_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tx_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_gmac_tx_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_gmac_tx_inv_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_tx_inv_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_rx_pre_ {}
+
+#define _SWITCH_CLOCK_clk_gmac_rx_pre_SOURCE_clk_gmac_gr_mii_rxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rx_pre_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_gmac_rx_pre_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_gmac_rx_pre_SOURCE_clk_gmac_rmii_rxclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rx_pre_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_gmac_rx_pre_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_gmac_rx_pre_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rx_pre_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_rx_inv_ {}
+
+#define _SET_CLOCK_clk_gmac_rx_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rx_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(clk_gmac_rx_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _UNSET_CLOCK_clk_gmac_rx_inv_POLARITY_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rx_inv_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(clk_gmac_rx_inv_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_POLARITY_STATUS_clk_gmac_rx_inv_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rx_inv_ctrl_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_rmii_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_rmii_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_rmii_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_rmii_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_rmii_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_gmac_tophyref_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tophyref_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gmac_tophyref_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gmac_tophyref_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tophyref_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gmac_tophyref_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gmac_tophyref_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_tophyref_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_gmac_tophyref_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gmac_tophyref_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7F); \
+	_ezchip_macro_read_value_ |= (div&0x7F); \
+	MA_OUTW(clk_gmac_tophyref_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_gmac_tophyref_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gmac_tophyref_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7f;\
+}
+
+#define _ENABLE_CLOCK_clk_spi2ahb_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2ahb_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_spi2ahb_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_spi2ahb_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2ahb_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_spi2ahb_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi2ahb_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spi2ahb_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_spi2ahb_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2ahb_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_spi2ahb_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_spi2ahb_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2ahb_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_spi2ahb_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi2ahb_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spi2ahb_core_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_spi2ahb_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2ahb_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_spi2ahb_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_spi2ahb_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spi2ahb_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_ezmaster_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ezmaster_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ezmaster_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ezmaster_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ezmaster_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ezmaster_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ezmaster_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ezmaster_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_e24_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_e24_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_e24_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_e24_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_e24_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_e24_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_e24_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_e24_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_e24rtc_toggle_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_e24rtc_toggle_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_e24rtc_toggle_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_e24rtc_toggle_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_e24rtc_toggle_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_e24rtc_toggle_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_e24rtc_toggle_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_e24rtc_toggle_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_qspi_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_qspi_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_qspi_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_qspi_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_qspi_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_qspi_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_qspi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_qspi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_qspi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_qspi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_qspi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_qspi_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_qspi_refclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_qspi_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_qspi_refclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_qspi_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_qspi_refclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_qspi_refclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_qspi_refclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_qspi_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_qspi_refclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_qspi_refclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_qspi_refclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_sec_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sec_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sec_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sec_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sec_ahb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sec_ahb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sec_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sec_ahb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_aes_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_aes_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_aes_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_aes_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_aes_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_aes_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_aes_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_aes_clk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_sha_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sha_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_sha_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_sha_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_sha_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_sha_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_sha_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_sha_clk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_pka_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pka_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pka_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pka_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pka_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pka_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pka_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pka_clk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_trng_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_trng_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_trng_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_trng_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_trng_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_trng_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_trng_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_otp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_otp_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_otp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_otp_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_otp_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_otp_apb_ctrl_REG_ADDR) >> 31; \
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+}
+
+#define _ENABLE_CLOCK_clk_uart0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+	MA_OUTW(clk_uart0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_uart0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart0_apb_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart0_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_uart0_core_ { \
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+
+#define _DISABLE_CLOCK_clk_uart0_core_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_uart0_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_uart0_core_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_uart0_core_(_ezchip_macro_read_value_) { \
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+}
+
+#define _ENABLE_CLOCK_clk_uart1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart1_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_uart1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart1_apb_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart1_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_uart1_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_uart1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart1_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
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+}
+
+#define _DISABLE_CLOCK_clk_uart1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart1_core_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart1_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_uart1_core_(div) { \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_uart1_core_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_spi0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi0_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_spi0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spi0_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_spi0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi0_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+
+#define _DISABLE_CLOCK_clk_spi0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi0_core_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi0_core_(_ezchip_macro_read_value_) { \
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+
+#define _DIVIDE_CLOCK_clk_spi0_core_(div) { \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_spi0_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_spi0_core_ctrl_REG_ADDR); \
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+
+#define _ENABLE_CLOCK_clk_spi1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi1_apb_ctrl_REG_ADDR); \
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+#define _DISABLE_CLOCK_clk_spi1_apb_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_spi1_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_spi1_core_ { \
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+#define _DISABLE_CLOCK_clk_spi1_core_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi1_core_(_ezchip_macro_read_value_) { \
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+}
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+#define _DIVIDE_CLOCK_clk_spi1_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi1_core_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_spi1_core_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_i2c0_apb_ { \
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+#define _DISABLE_CLOCK_clk_i2c0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c0_apb_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c0_apb_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_i2c0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c0_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+}
+
+#define _DISABLE_CLOCK_clk_i2c0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c0_core_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c0_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2c0_core_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
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+#define _DIVIDE_CLOCK_clk_i2c0_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c0_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2c0_core_(_ezchip_macro_read_value_) { \
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+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_i2c1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c1_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_i2c1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c1_apb_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c1_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2c1_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
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+#define _ENABLE_CLOCK_clk_i2c1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c1_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_i2c1_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_i2c1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c1_core_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c1_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2c1_core_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_i2c1_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c1_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_i2c1_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2c1_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_i2c1_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_gpio_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gpio_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_gpio_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_gpio_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_gpio_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_gpio_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_gpio_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_gpio_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_uart2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart2_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_uart2_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_uart2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart2_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_uart2_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart2_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_uart2_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_uart2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart2_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_uart2_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_uart2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart2_core_ctrl_REG_ADDR); \
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+	MA_OUTW(clk_uart2_core_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart2_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_uart2_core_ctrl_REG_ADDR) >> 31; \
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+}
+
+#define _DIVIDE_CLOCK_clk_uart2_core_(div) { \
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+	_ezchip_macro_read_value_ &= ~(0x3F); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_uart2_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_uart2_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_uart3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart3_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_uart3_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_uart3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart3_apb_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart3_apb_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_uart3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart3_core_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_uart3_core_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_uart3_core_(_ezchip_macro_read_value_) { \
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+
+#define _DIVIDE_CLOCK_clk_uart3_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_uart3_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_uart3_core_(_ezchip_macro_read_value_) { \
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+}
+
+#define _ENABLE_CLOCK_clk_spi2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2_apb_ctrl_REG_ADDR); \
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+
+#define _DISABLE_CLOCK_clk_spi2_apb_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi2_apb_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_spi2_core_ { \
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+
+#define _DISABLE_CLOCK_clk_spi2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi2_core_ctrl_REG_ADDR); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_spi2_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_spi2_core_(div) { \
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+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_spi2_core_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_spi3_apb_ { \
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+#define _DISABLE_CLOCK_clk_spi3_apb_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_spi3_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_spi3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi3_core_ctrl_REG_ADDR); \
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+#define _DISABLE_CLOCK_clk_spi3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_spi3_core_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_spi3_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_spi3_core_(div) { \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_spi3_core_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_i2c2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c2_apb_ctrl_REG_ADDR); \
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+#define _DISABLE_CLOCK_clk_i2c2_apb_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c2_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_i2c2_core_ { \
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+#define _DISABLE_CLOCK_clk_i2c2_core_ { \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c2_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_i2c2_core_(div) { \
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+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2c2_core_(_ezchip_macro_read_value_) { \
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+
+#define _ENABLE_CLOCK_clk_i2c3_apb_ { \
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+#define _DISABLE_CLOCK_clk_i2c3_apb_ { \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c3_apb_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_i2c3_core_ { \
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+
+#define _DISABLE_CLOCK_clk_i2c3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c3_core_ctrl_REG_ADDR); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_i2c3_core_(_ezchip_macro_read_value_) { \
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+#define _DIVIDE_CLOCK_clk_i2c3_core_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_i2c3_core_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_i2c3_core_(_ezchip_macro_read_value_) { \
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+#define _ENABLE_CLOCK_clk_wdtimer_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_wdtimer_apb_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_wdtimer_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_wdtimer_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+#define _GET_CLOCK_ENABLE_STATUS_clk_wdtimer_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_wdtimer_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
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+#define _ENABLE_CLOCK_clk_wdt_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_wdt_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_wdt_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_wdt_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_wdt_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_wdt_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_wdt_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_wdt_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_wdt_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_wdt_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_wdt_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_wdt_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_wdt_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer0_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer0_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer0_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer0_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer0_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer0_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer0_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer0_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer0_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer0_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer0_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer0_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer1_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer1_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer1_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer1_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer1_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer1_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer1_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer1_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer1_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer1_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer1_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer1_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer1_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer2_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer2_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer2_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer2_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer2_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer2_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer2_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer2_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer2_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer2_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer2_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer2_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer2_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer3_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer3_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer3_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer3_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer3_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer3_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer3_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer3_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer3_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer3_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer3_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer3_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer3_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer4_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer4_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer4_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer4_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer4_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer4_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer4_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer4_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer4_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer4_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer4_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer4_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer4_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer5_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer5_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer5_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer5_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer5_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer5_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer5_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer5_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer5_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer5_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer5_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer5_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer5_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_timer6_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer6_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_timer6_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_timer6_coreclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer6_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_timer6_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_timer6_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer6_coreclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_timer6_coreclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_timer6_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_timer6_coreclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_timer6_coreclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_timer6_coreclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_vp6intc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vp6intc_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vp6intc_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vp6intc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vp6intc_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vp6intc_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vp6intc_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vp6intc_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_pwm_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pwm_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pwm_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pwm_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pwm_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pwm_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pwm_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pwm_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_msi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_msi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_msi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_msi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_msi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_msi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_msi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_msi_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_temp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_temp_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_temp_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_temp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_temp_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_temp_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_temp_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_temp_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_temp_sense_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_temp_sense_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_temp_sense_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_temp_sense_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_temp_sense_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_temp_sense_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_temp_sense_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_temp_sense_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_temp_sense_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_temp_sense_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_temp_sense_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_temp_sense_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_temp_sense_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_syserr_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_syserr_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_syserr_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_syserr_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_syserr_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_syserr_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_syserr_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_syserr_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#endif //_CLKGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/ezGPIO_fullMux_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/ezGPIO_fullMux_ctrl_macro.h
new file mode 100644
index 0000000000..8427c40009
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/ezGPIO_fullMux_ctrl_macro.h
@@ -0,0 +1,121710 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* ezGPIO_fullMux controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _EZGPIO_FULLMUX_MACRO_H_
+#define _EZGPIO_FULLMUX_MACRO_H_
+
+//#define EZGPIO_FULLMUX_BASE_ADDR 0x0
+#define gpioen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x0
+#define gpio_0_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x50
+#define gpio_0_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x54
+#define gpio_1_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x58
+#define gpio_1_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x5C
+#define gpio_2_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x60
+#define gpio_2_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x64
+#define gpio_3_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x68
+#define gpio_3_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x6C
+#define gpio_4_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x70
+#define gpio_4_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x74
+#define gpio_5_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x78
+#define gpio_5_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x7C
+#define gpio_6_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x80
+#define gpio_6_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x84
+#define gpio_7_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x88
+#define gpio_7_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x8C
+#define gpio_8_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x90
+#define gpio_8_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x94
+#define gpio_9_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x98
+#define gpio_9_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x9C
+#define gpio_10_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xA0
+#define gpio_10_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xA4
+#define gpio_11_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xA8
+#define gpio_11_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xAC
+#define gpio_12_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xB0
+#define gpio_12_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xB4
+#define gpio_13_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xB8
+#define gpio_13_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xBC
+#define gpio_14_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xC0
+#define gpio_14_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xC4
+#define gpio_15_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xC8
+#define gpio_15_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xCC
+#define gpio_16_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xD0
+#define gpio_16_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xD4
+#define gpio_17_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xD8
+#define gpio_17_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xDC
+#define gpio_18_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xE0
+#define gpio_18_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xE4
+#define gpio_19_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xE8
+#define gpio_19_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xEC
+#define gpio_20_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xF0
+#define gpio_20_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xF4
+#define gpio_21_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xF8
+#define gpio_21_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0xFC
+#define gpio_22_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x100
+#define gpio_22_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x104
+#define gpio_23_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x108
+#define gpio_23_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x10C
+#define gpio_24_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x110
+#define gpio_24_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x114
+#define gpio_25_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x118
+#define gpio_25_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x11C
+#define gpio_26_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x120
+#define gpio_26_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x124
+#define gpio_27_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x128
+#define gpio_27_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x12C
+#define gpio_28_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x130
+#define gpio_28_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x134
+#define gpio_29_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x138
+#define gpio_29_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x13C
+#define gpio_30_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x140
+#define gpio_30_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x144
+#define gpio_31_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x148
+#define gpio_31_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x14C
+#define gpio_32_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x150
+#define gpio_32_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x154
+#define gpio_33_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x158
+#define gpio_33_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x15C
+#define gpio_34_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x160
+#define gpio_34_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x164
+#define gpio_35_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x168
+#define gpio_35_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x16C
+#define gpio_36_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x170
+#define gpio_36_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x174
+#define gpio_37_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x178
+#define gpio_37_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x17C
+#define gpio_38_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x180
+#define gpio_38_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x184
+#define gpio_39_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x188
+#define gpio_39_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x18C
+#define gpio_40_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x190
+#define gpio_40_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x194
+#define gpio_41_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x198
+#define gpio_41_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x19C
+#define gpio_42_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1A0
+#define gpio_42_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1A4
+#define gpio_43_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1A8
+#define gpio_43_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1AC
+#define gpio_44_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1B0
+#define gpio_44_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1B4
+#define gpio_45_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1B8
+#define gpio_45_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1BC
+#define gpio_46_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1C0
+#define gpio_46_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1C4
+#define gpio_47_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1C8
+#define gpio_47_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1CC
+#define gpio_48_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1D0
+#define gpio_48_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1D4
+#define gpio_49_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1D8
+#define gpio_49_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1DC
+#define gpio_50_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1E0
+#define gpio_50_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1E4
+#define gpio_51_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1E8
+#define gpio_51_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1EC
+#define gpio_52_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1F0
+#define gpio_52_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1F4
+#define gpio_53_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1F8
+#define gpio_53_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x1FC
+#define gpio_54_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x200
+#define gpio_54_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x204
+#define gpio_55_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x208
+#define gpio_55_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x20C
+#define gpio_56_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x210
+#define gpio_56_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x214
+#define gpio_57_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x218
+#define gpio_57_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x21C
+#define gpio_58_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x220
+#define gpio_58_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x224
+#define gpio_59_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x228
+#define gpio_59_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x22C
+#define gpio_60_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x230
+#define gpio_60_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x234
+#define gpio_61_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x238
+#define gpio_61_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x23C
+#define gpio_62_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x240
+#define gpio_62_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x244
+#define gpio_63_dout_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x248
+#define gpio_63_doen_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x24C
+#define gpio_cpu_jtag_tck_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x250
+#define gpio_cpu_jtag_tdi_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x254
+#define gpio_cpu_jtag_tms_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x258
+#define gpio_cpu_jtag_trst_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x25C
+#define gpio_dmic_sdin_bit0_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x260
+#define gpio_dmic_sdin_bit1_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x264
+#define gpio_dsp_JTCK_pad_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x268
+#define gpio_dsp_JTDI_pad_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x26C
+#define gpio_dsp_JTMS_pad_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x270
+#define gpio_dsp_TRST_pad_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x274
+#define gpio_i2c0_pad_sck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x278
+#define gpio_i2c0_pad_sda_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x27C
+#define gpio_i2c1_pad_sck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x280
+#define gpio_i2c1_pad_sda_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x284
+#define gpio_i2c2_pad_sck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x288
+#define gpio_i2c2_pad_sda_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x28C
+#define gpio_i2c3_pad_sck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x290
+#define gpio_i2c3_pad_sda_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x294
+#define gpio_i2srx_bclk_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x298
+#define gpio_i2srx_lrck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x29C
+#define gpio_i2srx_sdin_bit0_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2A0
+#define gpio_i2srx_sdin_bit1_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2A4
+#define gpio_i2srx_sdin_bit2_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2A8
+#define gpio_i2stx_bclk_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2AC
+#define gpio_i2stx_lrck_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2B0
+#define gpio_sdio0_pad_card_detect_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2B4
+#define gpio_sdio0_pad_card_write_prt_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2B8
+#define gpio_sdio0_pad_ccmd_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2BC
+#define gpio_sdio0_pad_cdata_in_bit0_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2C0
+#define gpio_sdio0_pad_cdata_in_bit1_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2C4
+#define gpio_sdio0_pad_cdata_in_bit2_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2C8
+#define gpio_sdio0_pad_cdata_in_bit3_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2CC
+#define gpio_sdio0_pad_cdata_in_bit4_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2D0
+#define gpio_sdio0_pad_cdata_in_bit5_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2D4
+#define gpio_sdio0_pad_cdata_in_bit6_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2D8
+#define gpio_sdio0_pad_cdata_in_bit7_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2DC
+#define gpio_sdio1_pad_card_detect_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2E0
+#define gpio_sdio1_pad_card_write_prt_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2E4
+#define gpio_sdio1_pad_ccmd_in_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2E8
+#define gpio_sdio1_pad_cdata_in_bit0_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2EC
+#define gpio_sdio1_pad_cdata_in_bit1_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2F0
+#define gpio_sdio1_pad_cdata_in_bit2_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2F4
+#define gpio_sdio1_pad_cdata_in_bit3_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2F8
+#define gpio_sdio1_pad_cdata_in_bit4_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x2FC
+#define gpio_sdio1_pad_cdata_in_bit5_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x300
+#define gpio_sdio1_pad_cdata_in_bit6_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x304
+#define gpio_sdio1_pad_cdata_in_bit7_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x308
+#define gpio_spdif_rx_sdin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x30C
+#define gpio_spi0_pad_rxd_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x310
+#define gpio_spi0_pad_ss_in_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x314
+#define gpio_spi1_pad_rxd_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x318
+#define gpio_spi1_pad_ss_in_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x31C
+#define gpio_spi2_pad_rxd_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x320
+#define gpio_spi2_pad_ss_in_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x324
+#define gpio_spi2ahb_pad_rxd_bit0_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x328
+#define gpio_spi2ahb_pad_rxd_bit1_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x32C
+#define gpio_spi2ahb_pad_rxd_bit2_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x330
+#define gpio_spi2ahb_pad_rxd_bit3_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x334
+#define gpio_spi2ahb_pad_ss_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x338
+#define gpio_spi2ahb_slv_sclkin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x33C
+#define gpio_spi3_pad_rxd_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x340
+#define gpio_spi3_pad_ss_in_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x344
+#define gpio_uart0_pad_ctsn_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x348
+#define gpio_uart0_pad_dcdn_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x34C
+#define gpio_uart0_pad_dsrn_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x350
+#define gpio_uart0_pad_rin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x354
+#define gpio_uart0_pad_sin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x358
+#define gpio_uart1_pad_sin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x35C
+#define gpio_uart2_pad_cts_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x360
+#define gpio_uart2_pad_dcd_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x364
+#define gpio_uart2_pad_dsr_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x368
+#define gpio_uart2_pad_ri_n_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x36C
+#define gpio_uart2_pad_sin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x370
+#define gpio_uart3_pad_sin_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x374
+#define gpio_usb_over_current_REG_ADDR  EZGPIO_FULLMUX_BASE_ADDR + 0x378
+#define SET_GPIO_EN { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpioen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(gpioen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_0_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_0_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_0_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_0_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_1_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_1_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_1_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_1_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_2_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_2_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_2_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_2_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_3_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_3_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_3_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_3_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_4_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_4_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_4_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_4_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_4_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_4_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_5_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_5_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_5_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_5_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_6_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_6_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_6_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_6_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_7_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_7_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_7_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_7_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_8_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_8_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_8_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_8_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_8_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_9_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_9_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_9_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_9_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_10_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_10_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_10_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_10_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_11_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_11_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_11_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_11_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_12_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_12_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_12_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_12_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_13_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_13_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_13_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_13_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_14_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_14_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_14_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_14_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_15_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_15_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_15_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_15_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_16_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_16_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_16_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_16_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_17_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_17_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_17_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_17_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_18_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_18_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_18_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_18_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_19_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_19_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_19_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_19_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_20_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_20_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_20_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_20_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_21_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_21_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_21_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_21_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_22_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_22_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_22_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_22_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_23_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_23_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_23_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_23_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_24_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_24_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_24_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_24_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_25_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_25_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_25_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_25_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_26_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_26_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_26_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_26_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_27_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_27_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_27_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_27_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_28_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_28_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_28_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_28_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
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+}
+
+#define SET_GPIO_29_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_29_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_29_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_29_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_29_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_30_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
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+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_30_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_30_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_30_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_30_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_31_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_31_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_31_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_31_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_32_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_32_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_32_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_32_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_33_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_33_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_33_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_33_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_34_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_34_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_34_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_34_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_35_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_35_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_35_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_35_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_36_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_36_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_36_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_36_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_37_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_37_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_37_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_37_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_37_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_37_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_37_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_37_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_37_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_37_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_38_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_38_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_38_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_38_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_39_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_39_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_39_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_39_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
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+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
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+}
+
+#define SET_GPIO_40_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_40_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_40_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
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+}
+
+#define SET_GPIO_40_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
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+}
+
+#define SET_GPIO_40_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_40_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_40_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_40_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_40_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_41_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_41_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_41_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_41_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_42_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_42_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_42_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_42_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_43_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
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+}
+
+#define SET_GPIO_43_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
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+}
+
+#define SET_GPIO_43_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
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+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
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+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_43_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_43_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_43_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_44_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_44_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_44_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_44_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_45_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_45_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_45_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_45_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
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+}
+
+#define SET_GPIO_45_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
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+}
+
+#define SET_GPIO_45_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
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+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_45_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
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+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_45_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_45_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_45_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_46_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_46_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_46_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_46_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_47_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_47_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_47_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_47_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
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+}
+
+#define SET_GPIO_48_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
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+}
+
+#define SET_GPIO_48_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_48_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_48_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_48_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_48_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_48_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_49_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_49_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_49_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_49_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
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+}
+
+#define SET_GPIO_50_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_50_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_50_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_50_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_50_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_51_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_51_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_51_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_51_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_52_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_52_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_52_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_52_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_53_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_53_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_53_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_53_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_54_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
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+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_54_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_54_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_54_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_55_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
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+}
+
+#define SET_GPIO_55_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_55_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_55_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_55_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_55_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_56_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_56_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_56_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_56_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_57_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_57_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_57_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_57_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_58_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_58_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_58_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_58_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_59_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_59_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define SET_GPIO_59_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_59_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_59_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_59_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_59_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_60_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_60_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_60_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_60_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_61_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_61_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_61_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_61_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_62_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_62_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_62_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_62_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_dout_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_dout_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_63_dout_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_reverse_(en) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (en&0x1)<<31; \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_LOW { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x0&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_HIGH { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_clk_gmac_tophyref { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_cpu_jtag_tdo { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_cpu_jtag_tdo_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_dmic_clk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_dsp_JTDOEn_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_dsp_JTDO_pad { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c0_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x8&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c0_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x9&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c1_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xA&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c1_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xB&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c2_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xC&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c2_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xD&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c3_pad_sck_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xE&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2c3_pad_sda_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0xF&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2srx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x10&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2srx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x11&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2srx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x12&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2srx_lrck_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x13&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2srx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x14&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_bclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x15&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_bclk_out_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x16&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_lrck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x17&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_lrckout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x18&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_mclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x19&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_sdout0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_i2stx_sdout1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_lcd_pad_csm_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x1F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x20&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x21&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x22&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x23&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_oe_n_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x24&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x25&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x26&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x27&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x28&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x29&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwm_pad_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwmdac_left_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_pwmdac_right_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_qspi_csn1_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x2F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_qspi_csn2_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x30&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_qspi_csn3_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x31&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_register23_SCFG_cmsensor_rst0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x32&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_register23_SCFG_cmsensor_rst1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x33&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_register32_SCFG_gmac_phy_rstn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x34&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x35&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x36&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x37&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x38&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x39&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x3F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x40&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x41&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x42&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x43&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x44&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x45&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x46&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x47&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x48&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio0_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x49&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_card_power_en { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cclk_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_ccmd_oe { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_ccmd_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x4F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x50&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x51&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x52&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x53&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x54&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_oe_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x55&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x56&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x57&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x58&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x59&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit4 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit5 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit6 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_cdata_out_bit7 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_sdio1_pad_rst_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spdif_tx_sdout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x5F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spdif_tx_sdout_oen { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x60&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi0_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x61&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi0_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x62&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi0_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x63&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi0_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x64&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi0_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x65&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi1_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x66&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi1_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x67&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi1_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x68&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi1_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x69&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi1_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x6F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_oe_n_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x70&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_oe_n_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x71&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_oe_n_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x72&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_oe_n_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x73&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_txd_bit0 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x74&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_txd_bit1 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x75&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_txd_bit2 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x76&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi2ahb_pad_txd_bit3 { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x77&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi3_pad_oe_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x78&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi3_pad_sck_out { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x79&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi3_pad_ss_0_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7A&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi3_pad_ss_1_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7B&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_spi3_pad_txd { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7C&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart0_pad_dtrn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7D&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart0_pad_rtsn { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7E&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart0_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x7F&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart1_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x80&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart2_pad_dtr_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x81&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart2_pad_rts_n { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x82&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart2_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x83&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_uart3_pad_sout { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x84&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_63_doen_usb_drv_bus { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_63_doen_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (0x85&0xFF); \
+	MA_OUTW(gpio_63_doen_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_cpu_jtag_tck(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_cpu_jtag_tck_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_cpu_jtag_tck_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_cpu_jtag_tdi(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_cpu_jtag_tdi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_cpu_jtag_tdi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_cpu_jtag_tms(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_cpu_jtag_tms_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_cpu_jtag_tms_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_cpu_jtag_trst(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_cpu_jtag_trst_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_cpu_jtag_trst_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dmic_sdin_bit0(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dmic_sdin_bit0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dmic_sdin_bit0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dmic_sdin_bit1(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dmic_sdin_bit1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dmic_sdin_bit1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dsp_JTCK_pad(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dsp_JTCK_pad_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dsp_JTCK_pad_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dsp_JTDI_pad(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dsp_JTDI_pad_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dsp_JTDI_pad_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dsp_JTMS_pad(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dsp_JTMS_pad_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dsp_JTMS_pad_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_dsp_TRST_pad(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_dsp_TRST_pad_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_dsp_TRST_pad_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2c0_pad_sck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c0_pad_sck_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2c0_pad_sck_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2c0_pad_sda_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c0_pad_sda_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2c0_pad_sda_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2c1_pad_sck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c1_pad_sck_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2c1_pad_sck_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2c1_pad_sda_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c1_pad_sda_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2c1_pad_sda_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2c2_pad_sck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c2_pad_sck_in_REG_ADDR); \
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+}
+
+#define SET_GPIO_i2c2_pad_sda_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c2_pad_sda_in_REG_ADDR); \
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+
+#define SET_GPIO_i2c3_pad_sck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c3_pad_sck_in_REG_ADDR); \
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+}
+
+#define SET_GPIO_i2c3_pad_sda_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2c3_pad_sda_in_REG_ADDR); \
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+}
+
+#define SET_GPIO_i2srx_bclk_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2srx_bclk_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_i2srx_bclk_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2srx_lrck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2srx_lrck_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_i2srx_lrck_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2srx_sdin_bit0(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2srx_sdin_bit0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_i2srx_sdin_bit0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2srx_sdin_bit1(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2srx_sdin_bit1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_i2srx_sdin_bit1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2srx_sdin_bit2(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2srx_sdin_bit2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2srx_sdin_bit2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2stx_bclk_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2stx_bclk_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2stx_bclk_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_i2stx_lrck_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_i2stx_lrck_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_i2stx_lrck_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_card_detect_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_card_detect_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_card_detect_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_card_write_prt(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_card_write_prt_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_card_write_prt_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_ccmd_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_ccmd_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_ccmd_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit0(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit1(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit2(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit3(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit4(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit5(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit6(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio0_pad_cdata_in_bit7(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio0_pad_cdata_in_bit7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio0_pad_cdata_in_bit7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_card_detect_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_card_detect_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+	MA_OUTW(gpio_sdio1_pad_card_detect_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_card_write_prt(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_card_write_prt_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_card_write_prt_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_ccmd_in(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_ccmd_in_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_ccmd_in_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit0(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit1(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit2(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit3(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit4(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit5(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit6(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_sdio1_pad_cdata_in_bit6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_sdio1_pad_cdata_in_bit7(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_sdio1_pad_cdata_in_bit7_REG_ADDR); \
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+
+#define SET_GPIO_spdif_rx_sdin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spdif_rx_sdin_REG_ADDR); \
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+}
+
+#define SET_GPIO_spi0_pad_rxd(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi0_pad_rxd_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi0_pad_rxd_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi0_pad_ss_in_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi0_pad_ss_in_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi0_pad_ss_in_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi1_pad_rxd(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi1_pad_rxd_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi1_pad_rxd_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi1_pad_ss_in_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi1_pad_ss_in_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi1_pad_ss_in_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2_pad_rxd(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2_pad_rxd_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2_pad_rxd_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2_pad_ss_in_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2_pad_ss_in_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2_pad_ss_in_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_pad_rxd_bit0(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_pad_rxd_bit0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_pad_rxd_bit0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_pad_rxd_bit1(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_pad_rxd_bit1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_pad_rxd_bit1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_pad_rxd_bit2(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_pad_rxd_bit2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_pad_rxd_bit2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_pad_rxd_bit3(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_pad_rxd_bit3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_pad_rxd_bit3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_pad_ss_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_pad_ss_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_pad_ss_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi2ahb_slv_sclkin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi2ahb_slv_sclkin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi2ahb_slv_sclkin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi3_pad_rxd(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi3_pad_rxd_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi3_pad_rxd_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_spi3_pad_ss_in_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_spi3_pad_ss_in_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_spi3_pad_ss_in_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart0_pad_ctsn(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart0_pad_ctsn_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart0_pad_ctsn_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart0_pad_dcdn(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart0_pad_dcdn_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart0_pad_dcdn_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart0_pad_dsrn(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart0_pad_dsrn_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart0_pad_dsrn_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart0_pad_rin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart0_pad_rin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart0_pad_rin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart0_pad_sin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart0_pad_sin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart0_pad_sin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart1_pad_sin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart1_pad_sin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart1_pad_sin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart2_pad_cts_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart2_pad_cts_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart2_pad_cts_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart2_pad_dcd_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart2_pad_dcd_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart2_pad_dcd_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart2_pad_dsr_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart2_pad_dsr_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart2_pad_dsr_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart2_pad_ri_n(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart2_pad_ri_n_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart2_pad_ri_n_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart2_pad_sin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart2_pad_sin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart2_pad_sin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_uart3_pad_sin(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_uart3_pad_sin_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_uart3_pad_sin_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define SET_GPIO_usb_over_current(gpio) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(gpio_usb_over_current_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= ((gpio+2)&0xFF); \
+	MA_OUTW(gpio_usb_over_current_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#endif //_EZGPIO_FULLMUX_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/global_reg.h b/arch/riscv/include/asm/arch-jh7100/global_reg.h
new file mode 100644
index 0000000000..4e7f6cd580
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/global_reg.h
@@ -0,0 +1,274 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+//
+// jh_reg.h
+//
+// JH registers Defines
+//
+// Description:
+//
+// Revision History:
+//        DATE        VERSION  AUTHOR        NOTE
+//        ----------  -------  -----------   ------------------------------
+//        2019/04/29  0.1      Zavier           Initial
+//
+
+#ifndef _GLOBAL_REG_H
+#define _GLOBAL_REG_H
+
+// Pheripheral register access
+#define REGW(a)             *((volatile UINT32 *)(a))
+#define REGH(a)             *((volatile UINT16 *)(a))
+#define REGB(a)             *((volatile UINT8 *)(a))
+
+
+//CADENCE QSPI AHB
+#define QSPI_BASE_AHB_ADDR  0x20000000UL
+
+// OSPI
+#define OSPI_BASE_ADDR		0x76000000UL
+
+// DSP0
+#define DSP_0_BASE_ADDR		0xA0000000UL
+
+// DSP1
+#define DSP_1_BASE_ADDR		0xA0100000UL
+
+// NNE50
+#define NNE50_BASE_ADDR		0x10800000UL
+
+// SDIO0
+#define SDIO0_BASE_ADDR     0x10000000UL
+
+// SDIO1
+#define SDIO1_BASE_ADDR     0x10010000UL
+
+
+// DMAC
+#define DMAC_DMA1P_BASE_ADDR    0x10500000UL
+
+#define DMAC_DMA2P_BASE_ADDR	0x100b0000UL
+
+
+#define SPI2AHB_BASE_ADDR   0x100f0000UL
+
+
+
+
+// I2S_ADC
+#define I2S_ADC_BASE_ADDR       0x10400000UL
+
+// PDM
+#define PDM_BASE_ADDR           0x10410000UL
+
+// I2S_VAD
+#define I2S_VAD_BASE_ADDR       0x10420000UL
+
+// SPDIF
+#define SPDIF_BASE_ADDR         0x10430000UL
+
+// PWMDAC
+#define PWMDAC_BASE_ADDR        0x10440000UL
+
+// I2S_DAC_0
+#define I2S_DAC_0_BASE_ADDR     0x10450000UL
+
+// I2S_DAC_1
+#define I2S_DAC_1_BASE_ADDR     0x10460000UL
+
+// I2S_DAC16K
+#define I2S_DAC16K_BASE_ADDR    0x10470000UL
+
+// dom_audio_clkgen
+#define AUDIO_CLK_GEN_BASE_ADDR        0x10480000UL
+
+// dom_audio_rstgen
+#define AUDIO_RST_GEN_BASE_ADDR        0x10490000UL
+
+// dom_audio_sysctrl
+#define AUDIO_SYS_CTRL_BASE_ADDR       0x104A0000UL
+
+// USB
+#define USB_BASE_ADDR           0x104C0000UL
+
+// sgdma1p
+
+// nne_csr
+
+// noc_csr
+
+// CLKGEN - csr
+#define JH_CLKGEN_TOP_SV_BASE_ADDR     0x11800000UL
+#define CLKGEN_BASE_ADDR                0x11800000UL
+
+// OTP
+#define OTP_BASE_ADDR                   0x11810000UL
+
+
+// ddrphy0_csr
+#define DDRPHY0_BASE_ADDR               0x11820000UL
+
+// ddrphy1_csr
+#define DDRPHY1_BASE_ADDR               0x11830000UL
+
+// RSTGEN
+#define RSTGEN_BASE_ADDR                0x11840000UL
+
+// SYSCON-mainsys
+#define SYSCON_SYSMAIN_CTRL_BASE_ADDR   0x11850000UL
+
+// SYSCON-remap-vp6-noc
+#define SYSCON_REMAP_VP6_NOC_BASE_ADDR  0x11854000UL
+
+// SYSCON-iopad
+#define SYSCON_IOPAD_CTRL_BASE_ADDR     0x11858000UL
+
+// SYSCON-simu-test
+#define SYSCON_SIMU_TEST_BASE_ADDR      0x1185C000UL
+
+// QSPI
+#define QSPI_BASE_ADDR		            0x11860000UL
+
+// HS-UART0
+#define UART0_HS_BASE_ADDR              0x11870000UL
+
+// HS-UART1
+#define UART1_HS_BASE_ADDR              0x11880000UL
+
+#define UART0_BASE_ADDR	UART0_HS_BASE_ADDR
+#define UART1_BASE_ADDR	UART1_HS_BASE_ADDR
+
+// UART2
+#define UART2_BASE_ADDR                 0x12430000UL
+
+// UART3
+#define UART3_BASE_ADDR                 0x12440000UL
+
+// VENC
+#define VENC_BASE_ADDR                  0x118E0000UL
+
+// VDEC
+#define VDEC_BASE_ADDR                  0x118F0000UL
+
+//MapConv
+#define MAP_CONV_BASE                   0x12210000UL
+
+//gc300 2D
+#define GC300_BASE_ADDR                 0x10100000UL
+
+// JPEG
+#define JPEG_BASE_ADDR                  0x11900000UL
+
+// GPIO
+#define GPIO_BASE_ADDR		            0x11910000UL
+#define EZGPIO_FULLMUX_BASE_ADDR		0x11910000UL
+
+// DLA
+
+// VP6_APB
+
+// I2C0
+#define I2C0_BASE_ADDR          0x118b0000UL
+
+// I2C1
+#define I2C1_BASE_ADDR          0x118c0000UL
+
+// I2C2
+#define I2C2_BASE_ADDR          0x12450000UL
+
+// I2C3
+#define I2C3_BASE_ADDR          0x12460000UL
+
+// SPI0
+#define SPI0_BASE_ADDR          0x11890000UL
+
+// SPI1
+#define SPI1_BASE_ADDR          0x118a0000UL
+
+// SPI2
+#define SPI2_BASE_ADDR          0x12410000UL
+
+// SPI3
+#define SPI3_BASE_ADDR          0x12420000UL
+
+
+// INT controller 0
+#define VP6_INTC0_BASE_ADDR     0x12400000UL
+
+// INT controller 1
+#define VP6_INTC1_BASE_ADDR     0x124B0000UL
+
+// sec Engine
+#define SEC_BASE_ADDR           0x100D0000UL
+
+//GMAC
+#define GMAC_BASE_ADDR          0x10020000UL
+
+//NBDLA
+#define NBDLA_BASE_ADDR         0x11940000UL
+#define NBDLA_RAM_BASE_ADDR     0x19C00000UL
+
+// TIMER --WDT
+#define TIMER_BASE_ADDR         0x12480000UL
+
+// pwm -- ptc
+#define PWM_BASE_ADDR           0x12490000UL  //PTC
+
+
+
+// INTC
+#define INTC_BASE_ADDR          0xA10A0000UL
+
+//INT CTRL
+#define INT_CTRL_BASE_ADDR  0xA10A0000UL
+
+
+// SYSCON
+#define JH_SYSCON_BASE_ADDR 0xA1100000UL
+///0xA90B0000
+
+// PTC
+#define PTC_BASE_ADDR       0xA3020000UL
+///0xA9040000
+
+// aon_clkgen
+#define AON_CLKGEN_BASE_ADDR	 0xA3060000UL
+
+// apb_sram
+#define APB_SRAM_BASE_ADDR	     0xA3070000UL
+
+// I2S_1
+//#define I2S_1_BASE_ADDR     0xA1000000UL
+///0xA8020000
+
+// PCM
+///#define PCM_BASE_ADDR       0xA1040000UL
+/// 0xA8070000
+
+// EFUSE
+///#define EFUSE_BASE_ADDR     0xA1070000UL
+///0xA9030000
+
+#define DSITX_BASE_ADDR                 0x12100000UL
+#define CSI2TX_BASE_ADDR                0x12220000UL
+#define ISP_MIPI_CONTROLLER0_BASE_ADDR  0x19800000UL
+#define ISP_MIPI_CONTROLLER1_BASE_ADDR  0x19830000UL
+
+#define VOUT_SYS_CLKGEN_BASE_ADDR  0x12240000UL
+#define VOUT_SYS_RSTGEN_BASE_ADDR  0x12250000UL
+#define VOUT_SYS_SYSCON_BASE_ADDR  0x12260000UL
+
+#define ISP_CLKGEN_BASE_ADDR        0x19810000UL
+#define ISP_RSTGEN_BASE_ADDR        0x19820000UL
+#define ISP_SYSCONTROLLER_BASE_ADDR 0x19840000UL
+
+#define ISP0_AXI_SLV_BASE_ADDR      0x19870000UL
+#define ISP1_AXI_SLV_BASE_ADDR      0x198A0000UL
+
+//TRNG
+#define TRNG_BASE_ADDR      0x118D0000UL
+
+#define DRAM_MEM2SYS(addr) ((addr) >= 0x80000000UL && (addr) <= 0x87FFFFFFFUL  ?  ((addr) + 0xF80000000UL)  :  (addr))
+#define DRAM_SYS2MEM(addr) ((addr) >= 0x1000000000UL && (addr) <= 0x107FFFFFFFUL  ?  ((addr) - 0xF80000000UL)  :  (addr))
+
+#endif // _GLOBAL_REG_H
diff --git a/arch/riscv/include/asm/arch-jh7100/io.h b/arch/riscv/include/asm/arch-jh7100/io.h
new file mode 100644
index 0000000000..1f78f24ea5
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/io.h
@@ -0,0 +1,14 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef __ASM_RISCV_ARCH_IO_H
+#define __ASM_RISCV_ARCH_IO_H
+#ifdef __KERNEL__
+
+#include <asm/io.h>
+
+#define MA_OUTW(io, val)	(*(volatile uint32_t __iomem *)(io) = (uint32_t)(val))
+#define MA_INW(io)		(*(volatile uint32_t __iomem *)(io))
+
+#endif	/* __KERNEL__ */
+#endif	/* __ASM_RISCV_ARCH_IO_H */
\ No newline at end of file
diff --git a/arch/riscv/include/asm/arch-jh7100/isp_clkgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/isp_clkgen_ctrl_macro.h
new file mode 100644
index 0000000000..8267a27828
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/isp_clkgen_ctrl_macro.h
@@ -0,0 +1,705 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* isp_clkgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _ISP_CLKGEN_MACRO_H_
+#define _ISP_CLKGEN_MACRO_H_
+
+//#define ISP_CLKGEN_BASE_ADDR 0x0
+#define dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x0
+#define dphy_refclk_ispcore_2x_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x4
+#define dphy_txclkesc_in_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x8
+#define clk_mipi_rx0_pxl_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0xC
+#define clk_mipi_rx1_pxl_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x10
+#define clk_mipi_rx0_pxl_0_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x14
+#define clk_mipi_rx0_pxl_1_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x18
+#define clk_mipi_rx0_pxl_2_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x1C
+#define clk_mipi_rx0_pxl_3_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x20
+#define clk_mipi_rx0_sys0_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x24
+#define clk_mipi_rx1_pxl_0_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x28
+#define clk_mipi_rx1_pxl_1_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x2C
+#define clk_mipi_rx1_pxl_2_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x30
+#define clk_mipi_rx1_pxl_3_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x34
+#define clk_mipi_rx1_sys1_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x38
+#define clk_isp0_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x3C
+#define clk_isp0_2x_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x40
+#define clk_isp0_mipi_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x44
+#define clk_isp1_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x48
+#define clk_isp1_2x_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x4C
+#define clk_isp1_mipi_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x50
+#define clk_dom4_apb_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x54
+#define clk_csi2rx0_apb_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x58
+#define clk_vin_axi_wr_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x5C
+#define clk_vin_axi_rd_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x60
+#define clk_c_isp0_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x64
+#define clk_c_isp1_ctrl_REG_ADDR  ISP_CLKGEN_BASE_ADDR + 0x68
+
+#define _ENABLE_CLOCK_dphy_cfgclk_ispcore_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_dphy_cfgclk_ispcore_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_dphy_cfgclk_ispcore_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_dphy_cfgclk_ispcore_2x_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_dphy_cfgclk_ispcore_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_cfgclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_dphy_refclk_ispcore_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_dphy_refclk_ispcore_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_dphy_refclk_ispcore_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_dphy_refclk_ispcore_2x_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_dphy_refclk_ispcore_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_refclk_ispcore_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_dphy_txclkesc_in_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_txclkesc_in_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+	MA_OUTW(dphy_txclkesc_in_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_dphy_txclkesc_in_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_txclkesc_in_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(dphy_txclkesc_in_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_dphy_txclkesc_in_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_txclkesc_in_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_dphy_txclkesc_in_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(dphy_txclkesc_in_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(dphy_txclkesc_in_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_dphy_txclkesc_in_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(dphy_txclkesc_in_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_pxl_ {}
+
+#define _DIVIDE_CLOCK_clk_mipi_rx0_pxl_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_ctrl_REG_ADDR); \
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+	MA_OUTW(clk_mipi_rx0_pxl_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_mipi_rx0_pxl_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx1_pxl_ {}
+
+#define _DIVIDE_CLOCK_clk_mipi_rx1_pxl_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_mipi_rx1_pxl_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_mipi_rx1_pxl_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_pxl_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx0_pxl_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx0_pxl_0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_pxl_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx0_pxl_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx0_pxl_1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_pxl_2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_2_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx0_pxl_2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_2_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_2_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx0_pxl_2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_2_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_pxl_3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_3_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_3_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx0_pxl_3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_3_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_pxl_3_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx0_pxl_3_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_pxl_3_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx0_sys0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_sys0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx0_sys0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx0_sys0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_sys0_ctrl_REG_ADDR); \
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+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx0_sys0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_sys0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_mipi_rx0_sys0_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_sys0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
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+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_mipi_rx0_sys0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx0_sys0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx1_pxl_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_pxl_0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx1_pxl_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+	MA_OUTW(clk_mipi_rx1_pxl_0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx1_pxl_0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx1_pxl_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_pxl_1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx1_pxl_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
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+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx1_pxl_1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_1_ctrl_REG_ADDR) >> 31; \
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+#define _ENABLE_CLOCK_clk_mipi_rx1_pxl_2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_2_ctrl_REG_ADDR); \
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+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx1_pxl_2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_2_ctrl_REG_ADDR); \
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+	MA_OUTW(clk_mipi_rx1_pxl_2_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx1_pxl_2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_2_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx1_pxl_3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_3_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_pxl_3_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx1_pxl_3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_3_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_pxl_3_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx1_pxl_3_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_pxl_3_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mipi_rx1_sys1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_sys1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mipi_rx1_sys1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mipi_rx1_sys1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mipi_rx1_sys1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_mipi_rx1_sys1_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (div&0x1F); \
+	MA_OUTW(clk_mipi_rx1_sys1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_mipi_rx1_sys1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mipi_rx1_sys1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_isp0_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_isp0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp0_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp0_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp0_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp0_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_2x_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp0_mipi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp0_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp0_mipi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp0_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp0_mipi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_isp0_mipi_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_isp0_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_isp0_mipi_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_isp0_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_isp0_mipi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp0_mipi_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_isp1_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (div&0x3); \
+	MA_OUTW(clk_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_isp1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp1_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp1_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_2x_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp1_2x_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp1_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_2x_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_isp1_mipi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_isp1_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_isp1_mipi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_isp1_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_isp1_mipi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SWITCH_CLOCK_clk_isp1_mipi_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_isp1_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_isp1_mipi_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_isp1_mipi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_isp1_mipi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_isp1_mipi_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dom4_apb_ {}
+
+#define _DIVIDE_CLOCK_clk_dom4_apb_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dom4_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (div&0x7); \
+	MA_OUTW(clk_dom4_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_dom4_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dom4_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _ENABLE_CLOCK_clk_csi2rx0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2rx0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_csi2rx0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_csi2rx0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2rx0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_csi2rx0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_csi2rx0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_csi2rx0_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_axi_wr_ {}
+
+#define _SWITCH_CLOCK_clk_vin_axi_wr_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_wr_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_vin_axi_wr_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vin_axi_wr_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_wr_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_vin_axi_wr_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vin_axi_wr_SOURCE_clk_dvp_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_wr_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_vin_axi_wr_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_vin_axi_wr_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_axi_wr_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_vin_axi_rd_ {}
+
+#define _SWITCH_CLOCK_clk_vin_axi_rd_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_rd_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(clk_vin_axi_rd_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_vin_axi_rd_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vin_axi_rd_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(clk_vin_axi_rd_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_vin_axi_rd_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vin_axi_rd_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_c_isp0_ {}
+
+#define _SWITCH_CLOCK_clk_c_isp0_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_c_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp0_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_c_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp0_SOURCE_clk_dvp_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_c_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp0_SOURCE_clk_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp0_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_c_isp0_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_c_isp0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_c_isp0_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _ENABLE_CLOCK_clk_c_isp1_ {}
+
+#define _SWITCH_CLOCK_clk_c_isp1_SOURCE_clk_mipi_rx0_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x3)<<24; \
+	MA_OUTW(clk_c_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp1_SOURCE_clk_mipi_rx1_pxl_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x3)<<24; \
+	MA_OUTW(clk_c_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp1_SOURCE_clk_dvp_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x2&0x3)<<24; \
+	MA_OUTW(clk_c_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _SWITCH_CLOCK_clk_c_isp1_SOURCE_clk_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_c_isp1_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<24); \
+	_ezchip_macro_read_value_ |= (0x3&0x3)<<24; \
+	MA_OUTW(clk_c_isp1_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_SOURCE_STATUS_clk_c_isp1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_c_isp1_ctrl_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#endif //_ISP_CLKGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/isp_rstgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/isp_rstgen_ctrl_macro.h
new file mode 100644
index 0000000000..fe51966039
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/isp_rstgen_ctrl_macro.h
@@ -0,0 +1,585 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* isp_rstgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _ISP_RSTGEN_MACRO_H_
+#define _ISP_RSTGEN_MACRO_H_
+
+//#define ISP_RSTGEN_BASE_ADDR 0x0
+#define isp_rstgen_Software_RESET_assert0_REG_ADDR  ISP_RSTGEN_BASE_ADDR + 0x0
+
+#define isp_rstgen_Software_RESET_status0_REG_ADDR  ISP_RSTGEN_BASE_ADDR + 0x4
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_sys_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_sys_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_sys_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_sys_clk_1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_sys_clk_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_sys_clk_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if3_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if10_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if10_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if10_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if11_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if11_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if11_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if12_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if12_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if12_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_n_pixel_clk_if13_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_n_pixel_clk_if13_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_n_pixel_clk_if13_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_isp_0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_isp_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_isp_0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_isp_1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_isp_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_isp_1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_p_axird_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_p_axird_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_p_axird_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_p_axiwr_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_p_axiwr_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_p_axiwr_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_p_isp0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_p_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_p_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_p_isp1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_p_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_p_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_dphy_hw_rstn_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_dphy_hw_rstn_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_dphy_hw_rstn_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_dphy_rstb09_always_on_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_dphy_rstb09_always_on_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_dphy_rstb09_always_on_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_c_isp0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_c_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_c_isp0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_isp_rstgen_rst_c_isp1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_isp_rstgen_rst_c_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_isp_rstgen_rst_c_isp1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
+	MA_OUTW(isp_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(isp_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#endif //_ISP_RSTGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/isp_syscontroller_macro.h b/arch/riscv/include/asm/arch-jh7100/isp_syscontroller_macro.h
new file mode 100644
index 0000000000..fce8c785e5
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/isp_syscontroller_macro.h
@@ -0,0 +1,1381 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* isp_syscontroller_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _ISP_SYSCONTROLLER_MACRO_H_
+#define _ISP_SYSCONTROLLER_MACRO_H_
+
+//#define ISP_SYSCONTROLLER_BASE_ADDR 0x0
+#define isp_syscontroller_register0_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x0
+#define isp_syscontroller_register1_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x4
+#define isp_syscontroller_register2_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x8
+#define isp_syscontroller_register3_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xC
+#define isp_syscontroller_register4_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x10
+#define isp_syscontroller_register5_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x14
+#define isp_syscontroller_register6_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x18
+#define isp_syscontroller_register7_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x1C
+#define isp_syscontroller_register8_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x20
+#define isp_syscontroller_register9_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x24
+#define isp_syscontroller_register10_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x28
+#define isp_syscontroller_register11_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x2C
+#define isp_syscontroller_register12_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x30
+#define isp_syscontroller_register13_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x34
+#define isp_syscontroller_register14_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x38
+#define isp_syscontroller_register15_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x3C
+#define isp_syscontroller_register16_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x40
+#define isp_syscontroller_register17_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x44
+#define isp_syscontroller_register18_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x48
+#define isp_syscontroller_register19_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x4C
+#define isp_syscontroller_register20_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x50
+#define isp_syscontroller_register21_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x54
+#define isp_syscontroller_register22_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x58
+#define isp_syscontroller_register23_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x5C
+#define isp_syscontroller_register24_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x60
+#define isp_syscontroller_register25_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x64
+#define isp_syscontroller_register26_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x68
+#define isp_syscontroller_register27_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x6C
+#define isp_syscontroller_register28_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x70
+#define isp_syscontroller_register29_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x74
+#define isp_syscontroller_register30_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x78
+#define isp_syscontroller_register31_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x7C
+#define isp_syscontroller_register32_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x80
+#define isp_syscontroller_register33_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x84
+#define isp_syscontroller_register34_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x88
+#define isp_syscontroller_register35_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x8C
+#define isp_syscontroller_register36_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x90
+#define isp_syscontroller_register37_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x94
+#define isp_syscontroller_register38_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x98
+#define isp_syscontroller_register39_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0x9C
+#define isp_syscontroller_register40_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xA0
+#define isp_syscontroller_register41_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xA4
+#define isp_syscontroller_register42_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xA8
+#define isp_syscontroller_register43_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xAC
+#define isp_syscontroller_register44_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xB0
+#define isp_syscontroller_register45_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xB4
+#define isp_syscontroller_register46_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xB8
+#define isp_syscontroller_register47_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xBC
+#define isp_syscontroller_register48_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xC0
+#define isp_syscontroller_register49_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xC4
+#define isp_syscontroller_register50_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xC8
+#define isp_syscontroller_register51_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xCC
+#define isp_syscontroller_register52_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xD0
+#define isp_syscontroller_register53_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xD4
+#define isp_syscontroller_register54_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xD8
+#define isp_syscontroller_register55_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xDC
+#define isp_syscontroller_register56_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xE0
+#define isp_syscontroller_register57_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xE4
+#define isp_syscontroller_register58_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xE8
+#define isp_syscontroller_register59_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xEC
+#define isp_syscontroller_register60_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xF0
+#define isp_syscontroller_register61_REG_ADDR  ISP_SYSCONTROLLER_BASE_ADDR + 0xF4
+
+#define _SET_SYSCON_REG_register0_test_generic_status(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(isp_syscontroller_register0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register0_test_generic_status(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register0_test_generic_status1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF)<<16; \
+	MA_OUTW(isp_syscontroller_register0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register0_test_generic_status1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _GET_SYSCON_REG_register1_test_generic_ctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _GET_SYSCON_REG_register1_test_generic_ctrl1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register1_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _GET_SYSCON_REG_register2_generic_sp(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _GET_SYSCON_REG_register2_generic_sp1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register2_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_register3_SCFG_sram_cofig(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(isp_syscontroller_register3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register3_SCFG_sram_cofig(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register4_rx_1c2c_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_rx_1c2c_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_clk(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<1); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<1; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_clk(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_clk1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<4); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<4; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_clk1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_lan0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<7); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<7; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_lan0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_lan1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<10); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<10; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_lan1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_lan2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<13); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<13; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_lan2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_lane_swap_lan3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<16); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<16; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_lane_swap_lan3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_clk(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<19; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_clk(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_clk1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_clk1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_lan0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<21; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_lan0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_lan1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<22; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_lan1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_lan2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<23; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_lan2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_dpdn_swap_lan3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<24; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_dpdn_swap_lan3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_hs_freq_change_clk(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<25; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_hs_freq_change_clk(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register4_hs_freq_change_clk1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<26; \
+	MA_OUTW(isp_syscontroller_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_hs_freq_change_clk1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register4_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register5_gpi_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (v&0x3F); \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_gpi_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_register5_mp_test_mode_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<6; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_mp_test_mode_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register5_mp_test_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_mp_test_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register5_dphy_enable_lan0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_dphy_enable_lan0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register5_dphy_enable_lan1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_dphy_enable_lan1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register5_dphy_enable_lan2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_dphy_enable_lan2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register5_dphy_enable_lan3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<15; \
+	MA_OUTW(isp_syscontroller_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_dphy_enable_lan3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register5_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register6_cnfg_axi_dvp_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(isp_syscontroller_register6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register6_cnfg_axi_dvp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register6_cnfg_axi_wr_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(isp_syscontroller_register6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register6_cnfg_axi_wr_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register6_cnfg_gen_en_axird(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(isp_syscontroller_register6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register6_cnfg_gen_en_axird(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register6_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register7_cnfg_axird_start_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register7_cnfg_axird_start_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register8_cnfg_axird_end_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register8_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register8_cnfg_axird_end_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register9_cnfg_axiwr_channel_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (v&0xF); \
+	MA_OUTW(isp_syscontroller_register9_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register9_cnfg_axiwr_channel_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register10_cnfg_axiwr_start_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register10_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register10_cnfg_axiwr_start_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register11_cnfg_axiwr_end_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register11_cnfg_axiwr_end_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register12_cnfg_axiwr_pix_cnt_end(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FF); \
+	_ezchip_macro_read_value_ |= (v&0x7FF); \
+	MA_OUTW(isp_syscontroller_register12_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register12_cnfg_axiwr_pix_cnt_end(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7ff;\
+}
+
+#define _SET_SYSCON_REG_register13_cnfg_axird_axi_cnt_end(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FF); \
+	_ezchip_macro_read_value_ |= (v&0x7FF); \
+	MA_OUTW(isp_syscontroller_register13_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register13_cnfg_axird_axi_cnt_end(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7ff;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_axiwr_pix_ct(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_axiwr_pix_ct(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_axird_pix_ct(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<2); \
+	_ezchip_macro_read_value_ |= (v&0x3)<<2; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_axird_pix_ct(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_pix_num(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<4; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_pix_num(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_dvp_vs_pos(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_dvp_vs_pos(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_dvp_hs_pos(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_dvp_hs_pos(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_dvp_swap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_dvp_swap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_axiwr_pixel_high_bit_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<12); \
+	_ezchip_macro_read_value_ |= (v&0x3)<<12; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_axiwr_pixel_high_bit_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register14_cnfg_color_bar_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(isp_syscontroller_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_cnfg_color_bar_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register14_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register15_cnfg_mipi_channel_sel0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (v&0xF); \
+	MA_OUTW(isp_syscontroller_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_cnfg_mipi_channel_sel0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register15_cnfg_mipi_channel_sel1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<4; \
+	MA_OUTW(isp_syscontroller_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_cnfg_mipi_channel_sel1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register15_cnfg_axi_dvp_en0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(isp_syscontroller_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_cnfg_axi_dvp_en0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register15_cnfg_axi_dvp_en1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(isp_syscontroller_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_cnfg_axi_dvp_en1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register15_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_cnfg_mipi_byte_en_isp0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(isp_syscontroller_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_cnfg_mipi_byte_en_isp0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register16_cnfg_mipi_byte_en_isp1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<2); \
+	_ezchip_macro_read_value_ |= (v&0x3)<<2; \
+	MA_OUTW(isp_syscontroller_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_cnfg_mipi_byte_en_isp1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register16_cnfg_p_i_mipi_header_en0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(isp_syscontroller_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_cnfg_p_i_mipi_header_en0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_cnfg_p_i_mipi_header_en1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(isp_syscontroller_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_cnfg_p_i_mipi_header_en1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register16_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register17_cnfg_axird_line_cnt_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFF); \
+	MA_OUTW(isp_syscontroller_register17_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register17_cnfg_axird_line_cnt_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register18_cnfg_axird_line_cnt_end(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFF); \
+	MA_OUTW(isp_syscontroller_register18_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register18_cnfg_axird_line_cnt_end(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register19_cnfg_axird_pix_cnt_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1FFF); \
+	_ezchip_macro_read_value_ |= (v&0x1FFF); \
+	MA_OUTW(isp_syscontroller_register19_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register19_cnfg_axird_pix_cnt_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1fff;\
+}
+
+#define _SET_SYSCON_REG_register20_cnfg_axird_pix_cnt_end(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1FFF); \
+	_ezchip_macro_read_value_ |= (v&0x1FFF); \
+	MA_OUTW(isp_syscontroller_register20_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register20_cnfg_axird_pix_cnt_end(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1fff;\
+}
+
+#define _SET_SYSCON_REG_register21_cnfg_axiwr_intr_clean(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(isp_syscontroller_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_cnfg_axiwr_intr_clean(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register21_cnfg_axiwr_intr_mask(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(isp_syscontroller_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_cnfg_axiwr_intr_mask(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register21_cnfg_axird_intr_clean(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(isp_syscontroller_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_cnfg_axird_intr_clean(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register21_cnfg_axird_intr_mask(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<20; \
+	MA_OUTW(isp_syscontroller_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_cnfg_axird_intr_mask(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register21_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register22_dphy_XCFGI_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_dphy_XCFGI_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register23_dphy_XCFGI_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register23_dphy_XCFGI_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register24_dphy_XCFGI_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register24_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register24_dphy_XCFGI_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register25_dphy_XCFGI_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register25_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register25_dphy_XCFGI_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register26_dphy_XCFGI_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register26_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register26_dphy_XCFGI_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register27_dphy_XCFGI_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register27_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register27_dphy_XCFGI_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register28_dphy_XCFGI_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_dphy_XCFGI_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register29_dphy_XCFGI_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_dphy_XCFGI_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register30_dphy_XCFGI_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_dphy_XCFGI_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register31_dphy_XCFGI_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register31_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register31_dphy_XCFGI_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register32_dphy_XCFGI_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register32_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register32_dphy_XCFGI_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register33_dphy_XCFGI_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_dphy_XCFGI_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register34_dphy_XCFGI_12(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_dphy_XCFGI_12(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register35_dphy_XCFGI_13(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register35_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register35_dphy_XCFGI_13(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register36_dphy_XCFGI_14(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register36_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register36_dphy_XCFGI_14(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register37_dphy_XCFGI_15(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_dphy_XCFGI_15(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register38_dphy_XCFGI_16(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_dphy_XCFGI_16(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register39_dphy_XCFGI_17(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_dphy_XCFGI_17(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register40_dphy_XCFGI_18(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register40_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register40_dphy_XCFGI_18(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register41_dphy_XCFGI_19(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register41_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register41_dphy_XCFGI_19(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register42_dphy_XCFGI_20(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register42_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register42_dphy_XCFGI_20(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register43_dphy_XCFGI_21(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register43_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register43_dphy_XCFGI_21(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register44_dphy_XCFGI_22(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register44_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register44_dphy_XCFGI_22(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register45_dphy_XCFGI_23(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register45_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register45_dphy_XCFGI_23(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register46_dphy_XCFGI_24(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register46_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register46_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register46_dphy_XCFGI_24(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register46_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register47_dphy_XCFGI_25(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register47_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register47_dphy_XCFGI_25(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register48_dphy_XCFGI_26(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register48_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register48_dphy_XCFGI_26(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register49_dphy_XCFGI_27(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register49_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register49_dphy_XCFGI_27(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register50_dphy_XCFGI_28(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register50_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register50_dphy_XCFGI_28(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register51_dphy_XCFGI_29(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register51_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register51_dphy_XCFGI_29(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register52_dphy_XCFGI_30(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_dphy_XCFGI_30(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register53_dphy_XCFGI_31(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_dphy_XCFGI_31(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register54_dphy_XCFGI_32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_dphy_XCFGI_32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register55_dphy_XCFGI_33(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_dphy_XCFGI_33(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register56_dphy_XCFGI_34(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(isp_syscontroller_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_dphy_XCFGI_34(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register57_dphy_XCFGI_35(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(isp_syscontroller_register57_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register57_dphy_XCFGI_35(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register58_dphy_ctrl0_efuse_in(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (v&0x3F); \
+	MA_OUTW(isp_syscontroller_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_dphy_ctrl0_efuse_in(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_register58_dphy_ctrl0_efuse_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(isp_syscontroller_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_dphy_ctrl0_efuse_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_dphy_ctrl1_efuse_in(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<16); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<16; \
+	MA_OUTW(isp_syscontroller_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_dphy_ctrl1_efuse_in(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_register58_dphy_ctrl1_efuse_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<24; \
+	MA_OUTW(isp_syscontroller_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_dphy_ctrl1_efuse_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register58_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register59_dphy_data_bus16_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(isp_syscontroller_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_dphy_data_bus16_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register59_dphy_pll_clk_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<16); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<16; \
+	MA_OUTW(isp_syscontroller_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_dphy_pll_clk_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register59_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_register60_dphy_precounter_in_clk(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(isp_syscontroller_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_dphy_precounter_in_clk(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register60_dphy_precounter_in_clk1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(isp_syscontroller_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_dphy_precounter_in_clk1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register60_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register61_dphy_precounter_in_lan0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(isp_syscontroller_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_dphy_precounter_in_lan0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register61_dphy_precounter_in_lan1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(isp_syscontroller_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_dphy_precounter_in_lan1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register61_dphy_precounter_in_lan2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<16; \
+	MA_OUTW(isp_syscontroller_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_dphy_precounter_in_lan2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register61_dphy_precounter_in_lan3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<24; \
+	MA_OUTW(isp_syscontroller_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_dphy_precounter_in_lan3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(isp_syscontroller_register61_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#endif //_ISP_SYSCONTROLLER_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/jh_audio_mode.h b/arch/riscv/include/asm/arch-jh7100/jh_audio_mode.h
new file mode 100644
index 0000000000..867e66b007
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/jh_audio_mode.h
@@ -0,0 +1,86 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef _SIFIVE_AIC_AUDIO_H
+#define _SIFIVE_AIC_AUDIO_H
+///#include "vad.h"
+//#include <drivers/designware_axi_dma.h>
+//#include <drivers/designware_axi_dma_reg.h>
+
+enum adci2s_sel{
+	SYS_ADCI2S_NONE = -1,
+	SYS_ADCI2S_SD0_SEL = 0,
+	SYS_ADCI2S_SD1_SEL,
+	SYS_ADCI2S_SD2_SEL,
+	SYS_ADCI2S_SD0_1_SEL,
+	SYS_ADCI2S_SD0_2_SEL,
+	SYS_ADCI2S_SD1_2_SEL,
+	SYS_ADCI2S_SD0_1_2_SEL,
+};
+
+enum audio_mode{
+	AUDIO_IN_NONE = -1,
+	AUDIO_IN_GPIO_SD2 = 0,
+	AUDIO_IN_GPIO_SD1,
+	AUDIO_IN_SPIO_SD0,
+	AUDIO_IN_DAC16K_SD0,
+	AUDIO_IN_ANA_ADC_SD1,
+	AUDIO_IN_ANA_ADC_SD0,
+	AUDIO_IN_PDM_SD1,
+	AUDIO_IN_PDM_SD0,
+};
+
+enum audio_output_mode{
+	AUDIO_OUT_NONE = -1,
+	AUDIO_OUT_MEM = 0,
+	AUDIO_OUT_DACI2S_DACAP = 1,
+	AUDIO_OUT_I2S1OUT_DACAP,
+	AUDIO_OUT_PWMDAC,
+	AUDIO_OUT_PCM,
+	AUDIO_OUT_SPDIF,
+};
+
+enum adci2s_rxmode{
+	ADCI2S_POLLING = 0,
+	ADCI2S_FIFO_IRQ,
+	ADCI2S_DMA,
+};
+
+
+enum dmac_src_mode{
+	NONE = -1,
+	PERI2MEM_I2SDAC_RECIEV,
+	MEM2PERI_PWMDAC_SEND,
+};
+struct damc_irq_mode
+{
+	unsigned char ch;
+	unsigned int mode;
+};
+
+
+#define DMAC_PWAMDAC_POLLING_LEN	2
+#define DMAC_PWAMDAC_IRQ_LEN	3
+
+
+/* DMA 16 req SELECT */
+#define PWMDAC_DMAREQ	4
+#define SPDIF_DMAREQ	5
+#define PDM_I2S_ADC_DMAREQ	1
+#define PCM_TX_DMAREQ	4
+#define PCM_RX_DMAREQ	5
+
+/* dmac 8 CH */
+#define DMAC_CH0	0
+#define DMAC_CH1	1
+#define DMAC_CH2	2
+#define DMAC_CH3	3
+#define DMAC_CH4	4
+#define DMAC_CH5	5
+#define DMAC_CH6	6
+#define DMAC_CH7	7
+
+#define PDM_I2SADC_MEM_BUF	0x38000*2
+
+
+#endif /* _SIFIVE_AIC_AUDIO_H */
diff --git a/arch/riscv/include/asm/arch-jh7100/jh_iopad.h b/arch/riscv/include/asm/arch-jh7100/jh_iopad.h
new file mode 100644
index 0000000000..6676e3ea94
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/jh_iopad.h
@@ -0,0 +1,98 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef __JH_IOPAD_H
+#define __JH_IOPAD_H
+
+
+/** @brief GPIO pins definition
+ * for CONFIG_JH_EVB_V1
+ */
+#define UART0_RXD_PIN       5
+#define UART0_TXD_PIN       6
+#define UART0_CTS_PIN       7
+#define UART0_RTS_PIN       8
+#define UART1_RXD_PIN       9
+#define UART1_TXD_PIN       10
+#define I2C0_SCL_PIN        11
+#define I2C0_SDA_PIN        12
+#define UART3_RXD_PIN       13
+#define UART3_TXD_PIN       14
+#define QSPI_CSN1_PIN       15
+#define I2C1_SCL_PIN        16
+#define I2C1_SDA_PIN        17
+#define I2C2_SCL_PIN        18
+#define I2C2_SDA_PIN        19
+#define VDD2PEN_OTP_PIN     26
+#define SPI2AHB_CSN_PIN     29
+#define SPI2AHB_SCK_PIN     30
+#define SPI2AHB_D0_PIN      31
+#define SPI2AHB_D1_PIN      32
+#define SPI2AHB_D2_PIN      33
+#define SPI2AHB_D3_PIN      34
+
+#define BOOT_SEL0_PIN       60
+#define BOOT_SEL1_PIN       61
+#define BOOT_SEL2_PIN       62
+#define BOOT_MODE_PIN       63
+
+/** @brief For backward compatibility
+ */
+// the GPIO pin is not available on EVB, be sure NOT to use it
+#define STUB_PIN_NOT_EXIST       0
+// the GPIO pin is not defined yet, since the daughter board not ready
+#define STUB_PIN_TBD             0
+
+#define FPGA_UART0_TXD      UART0_TXD_PIN
+#define FPGA_UART0_RXD      UART0_RXD_PIN
+#define FPGA_UART0_CTSN     UART0_CTS_PIN
+#define FPGA_UART0_RTSN     UART0_RTS_PIN
+
+#define FPGA_UART1_TXD      UART1_TXD_PIN
+#define FPGA_UART1_RXD      UART1_RXD_PIN
+
+#define FPGA_UART2_TXD      FPGA_UART0_TXD///STUB_PIN_NOT_EXIST
+#define FPGA_UART2_RXD      FPGA_UART0_RXD///STUB_PIN_NOT_EXIST
+#define FPGA_UART2_CTSN     FPGA_UART0_CTSN///STUB_PIN_NOT_EXIST
+#define FPGA_UART2_RTSN     FPGA_UART0_RTSN///STUB_PIN_NOT_EXIST
+
+#define FPGA_UART3_TXD      UART3_TXD_PIN
+#define FPGA_UART3_RXD      UART3_RXD_PIN
+
+/*gpio I2C pin*/
+#define I2C_SDA_AC108       I2C0_SDA_PIN//STUB_PIN_TBD
+#define I2C_SCL_AC108       I2C0_SCL_PIN///STUB_PIN_TBD
+#define I2C_SDA_ADV7513     I2C1_SDA_PIN
+#define I2C_SCL_ADV7513     I2C1_SCL_PIN
+#define I2C_SDA_SC2235      STUB_PIN_TBD
+#define I2C_SCL_SC2235      STUB_PIN_TBD
+
+#define HDMI_INTN           24
+
+/*gpio SPDIF pin*/
+#define SPDIF0              STUB_PIN_TBD
+#define SPDIF1              STUB_PIN_TBD
+
+#define PDM_DMIC_CLK_GPIOA43    STUB_PIN_TBD
+#define PDM_DMIC1_GPIOA44       STUB_PIN_TBD
+#define PDM_DMIC2_GPIOA45       STUB_PIN_TBD
+
+/*gpio I2S pin*/
+#define FPGA_BCLK_I2S_0       STUB_PIN_TBD
+///#define FPGA_LRCLK_I2S_0      STUB_PIN_TBD
+///#define FPGA_DOUT_I2S_0       STUB_PIN_TBD
+///#define FPGA_BCLK_I2S_1       STUB_PIN_TBD
+///#define FPGA_LRCLK_I2S_1      STUB_PIN_TBD
+#define FPGA_ADC_I2S_BCLK     STUB_PIN_TBD
+#define FPGA_ADC_I2S_LRCLK    STUB_PIN_TBD
+#define FPGA_ADC_I2S_DATA0    STUB_PIN_TBD
+#define FPGA_ADC_I2S_DATA1    STUB_PIN_TBD
+#define FPGA_ADC_I2S_DATA2    STUB_PIN_TBD
+#define FPGA_ADC_I2S_DATA3    STUB_PIN_TBD
+#define FPGA_MCLK             STUB_PIN_TBD
+#define FPGA_MCLK_I2S2        STUB_PIN_TBD
+//#define FPGA_BCLK_I2S2        STUB_PIN_TBD
+//#define FPGA_LRCLK_I2S2       STUB_PIN_TBD
+//#define FPGA_DIN_I2S2         STUB_PIN_TBD
+
+#endif
diff --git a/arch/riscv/include/asm/arch-jh7100/jh_module_reset_clkgen.h b/arch/riscv/include/asm/arch-jh7100/jh_module_reset_clkgen.h
new file mode 100644
index 0000000000..9b37705bcb
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/jh_module_reset_clkgen.h
@@ -0,0 +1,814 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef _SFC_JH_MODULE_RESET_CLKGEN_H
+#define _SFC_JH_MODULE_RESET_CLKGEN_H
+
+#include <asm/arch/jh_iopad.h>
+
+#define jh_ptc_pwm_reset_clk_enable {   \
+    _DISABLE_CLOCK_clk_pwm_apb_; \
+    _ASSERT_RESET_rstgen_rstn_pwm_apb_;  \
+    _ENABLE_CLOCK_clk_pwm_apb_; \
+    _CLEAR_RESET_rstgen_rstn_pwm_apb_;  \
+}
+
+#define jh_ptc_pwm_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_pwm_apb_; \
+    _ASSERT_RESET_rstgen_rstn_pwm_apb_;  \
+}
+
+/* pwmdac reset and clkgen */
+#define jh_pwmdac_reset_clk_enable { \
+    _ENABLE_CLOCK_clk_apb_pwmdac_;  \
+    _ENABLE_CLOCK_clk_dac_mclk_;    \
+    _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_; \
+    _DIVIDE_CLOCK_clk_dac_mclk_(3); \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;    \
+}
+
+#define jh_pwmdac_reset_clk_disable { \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_;   \
+	_DISABLE_CLOCK_clk_apb_pwmdac_; \
+}
+
+/* spdif reset and clkgen */
+#define jh_spdif_reset_clk_enable	{	\
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_; \
+    _ENABLE_CLOCK_clk_spdif_;   \
+    _ENABLE_CLOCK_clk_apb_spdif_;   \
+}
+
+#define jh_spdif_reset_clk_disable	{	\
+	_ASSERT_RESET_audio_rst_gen_rstn_apb_spdif_;    \
+	_DISABLE_CLOCK_clk_spdif_;  \
+	_DISABLE_CLOCK_clk_apb_spdif_;  \
+}
+
+/* pdm reset and clkgen */
+/*#define jh_pdm_reset_clk_enable	{	\
+    _DIVIDE_CLOCK_clk_cpu_core_(20) \
+    _ENABLE_CLOCK_clk_apb_pdm_; \
+    _ENABLE_CLOCK_clk_pdm_mclk_;    \
+    _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_;   \
+    _DIVIDE_CLOCK_clk_pdm_mclk_(1); \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;   \
+    _DIVIDE_CLOCK_clk_pdm_mclk_(4); \
+}*/
+#define jh_pdm_reset_clk_enable	{	\
+    _ENABLE_CLOCK_clk_apb_pdm_; \
+    _ENABLE_CLOCK_clk_pdm_mclk_;    \
+    _SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_;   \
+    _DIVIDE_CLOCK_clk_pdm_mclk_(3); \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;   \
+}
+
+/* mclk 3MHz */
+
+
+#define jh_pdm_reset_clk_disable	{	\
+	_DISABLE_CLOCK_clk_apb_pdm_;    \
+	_DISABLE_CLOCK_clk_pdm_mclk_;   \
+	_ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_;  \
+}
+
+/* i2sadc clk and reset mclk-->bclk-->lrclk
+ * mclk锛�  12.288 MHz / 6 = 2.048 MHz
+ * bclk锛�  mclk / 2        = 1.024 Khz
+ * lrclk锛� bclk / 64      = 16 KHz
+*/
+#define jh_i2sadc_reset_clk_enable	{	\
+    _SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_12288_; \
+    _ENABLE_CLOCK_clk_adc_mclk_;    \
+    _ENABLE_CLOCK_clk_apb_i2sadc_;  \
+    _DIVIDE_CLOCK_clk_adc_mclk_(1); \
+    _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_; \
+    _DIVIDE_CLOCK_clk_i2sadc_bclk_(1);  \
+    _SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_;    \
+    _CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;   \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;    \
+}
+
+#define jh_i2sadc_reset_clk_disable	{	\
+    _DISABLE_CLOCK_clk_apb_i2sadc_; \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sadc_;   \
+    _ASSERT_RESET_audio_rst_gen_rstn_i2sadc_srst_;  \
+}
+
+/* i2sdac0 reset and clkgen mclk-->bclk-->lrclk
+ * mclk: 12.288 / 3   = 4.096 MHz
+ * bclk: mclk / 4     = 1.024 MHz
+ * lrclk:bclk / 64    = 16 KHz
+ */
+#define jh_i2sdac_reset_clk_enable	{	\
+    _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_; \
+    _ENABLE_CLOCK_clk_dac_mclk_;    \
+    _ENABLE_CLOCK_clk_apb_i2sdac_;   \
+    _DIVIDE_CLOCK_clk_dac_mclk_(3);  \
+    _SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_; \
+    _DIVIDE_CLOCK_clk_i2sdac_bclk_(4);   \
+    _SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_; \
+    _DIVIDE_CLOCK_clk_i2sdac_lrclk_(64);  \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;    \
+    _CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;   \
+}
+
+#define jh_i2sdac_reset_clk_disable	{	\
+    _DISABLE_CLOCK_clk_apb_i2sdac_; \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sdac_;   \
+    _ASSERT_RESET_audio_rst_gen_rstn_i2sdac_srst_;  \
+}
+
+/* i2s1 [i2sdac1] reset and clkgen mclk-->bclk-->lrclk
+ * mclk: 12.288 / 3   = 4.096 MHz
+ * bclk: mclk / 4     = 1.024 MHz
+ * lrclk:bclk / 64    = 16 KHz
+ */
+#define jh_i2s1_reset_clk_enable	{	\
+    _SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_;    \
+    _ENABLE_CLOCK_clk_i2s1_mclk_;   \
+    _DIVIDE_CLOCK_clk_i2s1_mclk_(3); \
+    _SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_;  \
+    _DIVIDE_CLOCK_clk_i2s1_bclk_(4); \
+    _SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_; \
+    _DIVIDE_CLOCK_clk_i2s1_lrclk_(16);    \
+    _ENABLE_CLOCK_clk_apb_i2s1_;    \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;  \
+    _CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_; \
+}
+
+#define jh_i2s1_reset_clk_disable	{	\
+    _DISABLE_CLOCK_clk_apb_i2s1_;   \
+    _DISABLE_CLOCK_clk_i2s1_mclk_;  \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_i2s1_; \
+    _ASSERT_RESET_audio_rst_gen_rstn_i2s1_srst_;    \
+}
+
+/* i2sdac16k reset and clkgen */
+#define jh_i2sdac16k_reset_clk_enable	{	\
+    _SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_;    \
+    _ENABLE_CLOCK_clk_dac_mclk_;    \
+    _DIVIDE_CLOCK_clk_dac_mclk_(6); \
+    _ENABLE_CLOCK_clk_apb_i2sdac16k_;   \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_; \
+    _CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;    \
+}
+
+#define jh_i2sdac16k_reset_clk_disable	{	\
+    _DISABLE_CLOCK_clk_apb_i2sdac16k_;  \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;    \
+    _ASSERT_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;   \
+}
+
+/* i2svad reset and clkgen */
+#define jh_i2svad_reset_clk_enable	{	\
+    _ENABLE_CLOCK_clk_apb_i2svad_;   \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_; \
+    _CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_;    \
+}
+
+#define jh_i2svad_reset_clk_disable	{	\
+    _DISABLE_CLOCK_clk_apb_i2svad_;  \
+    _ASSERT_RESET_audio_rst_gen_rstn_apb_i2svad_;    \
+    _ASSERT_RESET_audio_rst_gen_rstn_i2svad_srst_;   \
+}
+
+
+/* musb reset and clkgen */
+#define jh_musb_reset_clk_enable	{	\
+	/*_ASSERT_RESET_rstn_ahb_usb_;*/ \
+}
+
+#define jh_musb_reset_clk_disable	{	\
+	/*_ASSERT_RESET_rstn_ahb_usb_;*/ \
+}
+
+#define jh_uart0_reset_clk_gpio_isp_enable {    \
+    _ENABLE_CLOCK_clk_uart0_apb_;   \
+    _ENABLE_CLOCK_clk_uart0_core_;  \
+    _DIVIDE_CLOCK_clk_uart0_core_(8);	\
+    _CLEAR_RESET_rstgen_rstn_uart0_core_;    \
+    _CLEAR_RESET_rstgen_rstn_uart0_apb_; \
+    SET_GPIO_uart0_pad_sin(FPGA_UART0_RXD);   \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_12_dout_uart0_pad_sout;    \
+    SET_GPIO_12_doen_LOW;  \
+}
+
+#define jh_uart0_reset_clk_gpio_misc_enable {    \
+    _ENABLE_CLOCK_clk_uart0_apb_;   \
+    _ENABLE_CLOCK_clk_uart0_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart0_core_;    \
+    _CLEAR_RESET_rstgen_rstn_uart0_apb_; \
+    SET_GPIO_uart0_pad_sin(FPGA_UART0_RXD);   \
+    SET_GPIO_5_doen_HIGH;    \
+    SET_GPIO_6_dout_uart0_pad_sout;  \
+    SET_GPIO_6_doen_LOW; \
+}
+
+#define jh_uart0_reset_clk_gpio_evb_enable {    \
+    _ENABLE_CLOCK_clk_uart0_apb_;   \
+    _ENABLE_CLOCK_clk_uart0_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart0_core_;    \
+    _CLEAR_RESET_rstgen_rstn_uart0_apb_; \
+    SET_GPIO_uart0_pad_sin(FPGA_UART0_RXD);   \
+    SET_GPIO_5_doen_HIGH;    \
+    SET_GPIO_6_dout_uart0_pad_sout;  \
+    SET_GPIO_6_doen_LOW; \
+}
+
+/*
+SET_GPIO_uart0_pad_ctsn(FPGA_UART0_CTSN);  \
+SET_GPIO_uart0_pad_dcdn(-1);  \
+SET_GPIO_uart0_pad_dsrn(-1);  \
+SET_GPIO_uart0_pad_rin(-1);   \
+SET_GPIO_7_doen_HIGH; \
+*/
+
+#define jh_uart0_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_uart0_apb_;  \
+    _ASSERT_RESET_rstgen_rstn_uart0_apb_;   \
+    _ASSERT_RESET_rstgen_rstn_uart0_core_;   \
+}
+
+#define jh_uart1_reset_clk_gpio_isp_enable {    \
+    _ENABLE_CLOCK_clk_uart1_apb_;   \
+    _ENABLE_CLOCK_clk_uart1_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart1_core_;   \
+    _CLEAR_RESET_rstgen_rstn_uart1_apb_;    \
+    SET_GPIO_12_dout_uart1_pad_sout;    \
+    SET_GPIO_uart1_pad_sin(FPGA_UART1_RXD);   \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_12_doen_LOW;  \
+}
+#if 1 //simon
+#define jh_uart1_reset_clk_gpio_misc_enable {    \
+    _ENABLE_CLOCK_clk_uart1_apb_;   \
+    _ENABLE_CLOCK_clk_uart1_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart1_core_;   \
+    _CLEAR_RESET_rstgen_rstn_uart1_apb_;    \
+    SET_GPIO_6_dout_uart1_pad_sout;    \
+    SET_GPIO_uart1_pad_sin(FPGA_UART1_RXD);   \
+    SET_GPIO_5_doen_HIGH;  \
+    SET_GPIO_6_doen_LOW;  \
+}
+#else //hongya-vp6
+#define jh_uart1_reset_clk_gpio_misc_enable {    \
+        _ENABLE_CLOCK_clk_uart1_apb_;   \
+        _ENABLE_CLOCK_clk_uart1_core_;  \
+        _CLEAR_RESET_rstgen_rstn_uart1_core_;   \
+        _CLEAR_RESET_rstgen_rstn_uart1_apb_;    \
+        SET_GPIO_uart1_pad_sin(FPGA_UART1_RXD);   \
+        SET_GPIO_11_doen_HIGH;  \
+        SET_GPIO_12_dout_uart1_pad_sout;    \
+        SET_GPIO_12_doen_LOW;  \
+    }
+
+#endif
+
+#define jh_uart1_reset_clk_gpio_evb_enable {    \
+		_ENABLE_CLOCK_clk_uart1_apb_;	\
+		_ENABLE_CLOCK_clk_uart1_core_;	\
+		_CLEAR_RESET_rstgen_rstn_uart1_core_;	\
+		_CLEAR_RESET_rstgen_rstn_uart1_apb_;	\
+		SET_GPIO_10_dout_uart1_pad_sout;	\
+		SET_GPIO_uart1_pad_sin(FPGA_UART1_RXD);   \
+		SET_GPIO_9_doen_HIGH;  \
+		SET_GPIO_10_doen_LOW;  \
+}
+
+
+#define jh_uart1_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_uart1_apb_;  \
+    _ASSERT_RESET_rstgen_rstn_uart1_apb_;   \
+    _ASSERT_RESET_rstgen_rstn_uart1_core_;  \
+}
+/*
+#define jh_uart2_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_uart2_apb_;  \
+    _ASSERT_RESET_rstgen_rstn_uart2_apb_;   \
+    _ASSERT_RESET_rstgen_rstn_uart2_core_;  \
+}
+*/
+#define jh_uart2_reset_clk_gpio_isp_enable {    \
+	jh_uart2_reset_clk_disable;	\
+    _ENABLE_CLOCK_clk_uart2_apb_;   \
+    _ENABLE_CLOCK_clk_uart2_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart2_core_;   \
+    _CLEAR_RESET_rstgen_rstn_uart2_apb_;    \
+    SET_GPIO_uart2_pad_sin(FPGA_UART2_RXD); \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_12_dout_uart2_pad_sout;    \
+    SET_GPIO_12_doen_LOW;  \
+}
+
+#define jh_uart2_reset_clk_gpio_misc_enable {    \
+	jh_uart2_reset_clk_disable;	\
+    _ENABLE_CLOCK_clk_uart2_apb_;   \
+    _ENABLE_CLOCK_clk_uart2_core_;  \
+	_CLEAR_RESET_rstgen_rstn_uart2_core_;   \
+    _CLEAR_RESET_rstgen_rstn_uart2_apb_;    \
+    SET_GPIO_uart2_pad_sin(FPGA_UART2_RXD); \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_14_dout_uart2_pad_sout;    \
+    SET_GPIO_14_doen_LOW;   \
+}
+
+#define jh_uart2_reset_clk_gpio_evb_enable {    \
+	jh_uart2_reset_clk_disable;	\
+    _ENABLE_CLOCK_clk_uart2_apb_;   \
+    _ENABLE_CLOCK_clk_uart2_core_;  \
+	_CLEAR_RESET_rstgen_rstn_uart2_core_;   \
+    _CLEAR_RESET_rstgen_rstn_uart2_apb_;    \
+    SET_GPIO_uart2_pad_sin(FPGA_UART2_RXD); \
+    SET_GPIO_5_doen_HIGH;  \
+    SET_GPIO_6_dout_uart2_pad_sout;    \
+    SET_GPIO_6_doen_LOW;   \
+}
+
+
+/* rtsn:11 ctsn:14 */
+#define jh_uart0_isp_4line {   \
+    SET_GPIO_11_dout_uart0_pad_rtsn;    \
+    SET_GPIO_11_doen_LOW;   \
+    SET_GPIO_uart0_pad_ctsn(FPGA_UART0_CTSN);   \
+    SET_GPIO_14_doen_HIGH;   \
+}
+
+/* rtsn:8 ctsn:7 */
+#define jh_uart0_misc_4line {   \
+    SET_GPIO_8_dout_uart0_pad_rtsn;    \
+    SET_GPIO_8_doen_LOW;   \
+    SET_GPIO_uart0_pad_ctsn(FPGA_UART0_CTSN);   \
+    SET_GPIO_7_doen_HIGH;   \
+}
+///SET_GPIO_uart0_pad_ctsn(-2);   /* ZHUA XIN HAO */
+
+/* rtsn:49 ctsn:48 */
+#define jh_uart2_4line {   \
+    SET_GPIO_49_doen_uart2_pad_rts_n;   \
+    SET_GPIO_49_doen_LOW;   \
+    SET_GPIO_uart2_pad_cts_n(FPGA_UART2_CTSN);   \
+    SET_GPIO_48_doen_LOW;   \
+}
+
+#define jh_uart2_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_uart2_apb_;  \
+}
+
+#define jh_uart3_reset_clk_gpio_isp_enable {    \
+    _ENABLE_CLOCK_clk_uart3_apb_;   \
+    _ENABLE_CLOCK_clk_uart3_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart3_core_;    \
+    _CLEAR_RESET_rstgen_rstn_uart3_apb_; \
+    SET_GPIO_uart3_pad_sin(FPGA_UART3_RXD); \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_12_dout_uart3_pad_sout;    \
+    SET_GPIO_12_doen_LOW;  \
+}
+
+#if 1  //simon
+#define jh_uart3_reset_clk_gpio_misc_enable {    \
+    _ENABLE_CLOCK_clk_uart3_apb_;   \
+    _ENABLE_CLOCK_clk_uart3_core_;  \
+    _CLEAR_RESET_rstgen_rstn_uart3_core_;    \
+    _CLEAR_RESET_rstgen_rstn_uart3_apb_; \
+    SET_GPIO_uart3_pad_sin(FPGA_UART2_RXD); \
+    SET_GPIO_13_doen_HIGH;  \
+    SET_GPIO_14_dout_uart3_pad_sout;    \
+    SET_GPIO_14_doen_LOW;   \
+}
+#else  //hongya
+#define jh_uart3_reset_clk_gpio_misc_enable {    \
+            _ENABLE_CLOCK_clk_uart3_apb_;   \
+            _ENABLE_CLOCK_clk_uart3_core_;  \
+            _CLEAR_RESET_rstgen_rstn_uart3_core_;    \
+            _CLEAR_RESET_rstgen_rstn_uart3_apb_; \
+            SET_GPIO_uart3_pad_sin(FPGA_UART3_RXD); \
+            SET_GPIO_11_doen_HIGH;  \
+            SET_GPIO_12_dout_uart3_pad_sout;    \
+            SET_GPIO_12_doen_LOW;   \
+}
+#endif
+
+#define jh_uart3_reset_clk_gpio_evb_enable {    \
+		_ENABLE_CLOCK_clk_uart3_apb_;	\
+		_ENABLE_CLOCK_clk_uart3_core_;	\
+		_CLEAR_RESET_rstgen_rstn_uart3_core_;	 \
+		_CLEAR_RESET_rstgen_rstn_uart3_apb_; \
+		SET_GPIO_uart3_pad_sin(FPGA_UART3_RXD); \
+		SET_GPIO_13_doen_HIGH;	\
+		SET_GPIO_14_dout_uart3_pad_sout;	\
+		SET_GPIO_14_doen_LOW;	\
+}
+
+#define jh_uart3_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_uart3_apb_;  \
+}
+
+
+#define jh_vdec_reset_clk_enable {   \
+    _ENABLE_CLOCK_clk_vdecbrg_mainclk_; \
+    _ENABLE_CLOCK_clk_vdec_apb_;    \
+    _ENABLE_CLOCK_clk_vdec_axi_;    \
+    _ENABLE_CLOCK_clk_vdec_bclk_;   \
+    _ENABLE_CLOCK_clk_vdec_cclk_;   \
+    _CLEAR_RESET_rstgen_rstn_vdecbrg_main_;   \
+    _CLEAR_RESET_rstgen_rstn_vdec_apb_; \
+    _CLEAR_RESET_rstgen_rstn_vdec_axi_; \
+    _CLEAR_RESET_rstgen_rstn_vdec_bclk_;    \
+    _CLEAR_RESET_rstgen_rstn_vdec_cclk_;    \
+}
+
+/*
+///_SET_SYSCON_REG_SCFG_vdec_remap_bound_addr0(0);  \
+///_SET_SYSCON_REG_SCFG_vdec_remap_offset_addr(0); \
+///_SET_SYSCON_REG_SCFG_vdec_remap_start_point(0); \
+*/
+
+#define jh_vdec_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_vdec_apb_;    \
+    _DISABLE_CLOCK_clk_vdec_axi_;   \
+    _DISABLE_CLOCK_clk_vdec_bclk_;  \
+    _DISABLE_CLOCK_clk_vdec_cclk_;  \
+    _ASSERT_RESET_rstgen_rstn_vdec_apb_;    \
+    _ASSERT_RESET_rstgen_rstn_vdec_axi_;    \
+    _ASSERT_RESET_rstgen_rstn_vdec_bclk_;   \
+    _ASSERT_RESET_rstgen_rstn_vdec_cclk_;   \
+}
+///_DISABLE_CLOCK_clk_vdecbrg_mainclk_;
+///_ASSERT_RESET_rstgen_rstn_vdecbrg_main_;
+
+
+#define jh_venc_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_venc_apb_;    \
+    _DISABLE_CLOCK_clk_venc_axi_;    \
+    _DISABLE_CLOCK_clk_venc_bclk_;   \
+    _DISABLE_CLOCK_clk_venc_cclk_;   \
+    _ASSERT_RESET_rstgen_rstn_venc_apb_; \
+    _ASSERT_RESET_rstgen_rstn_venc_axi_; \
+    _ASSERT_RESET_rstgen_rstn_venc_bclk_;    \
+    _ASSERT_RESET_rstgen_rstn_venc_cclk_;    \
+}
+
+//_DISABLE_CLOCK_clk_vencbrg_mainclk_;
+//_ASSERT_RESET_rstgen_rstn_vencbrg_main_;
+
+
+#define jh_venc_reset_clk_enable {   \
+    _ENABLE_CLOCK_clk_vencbrg_mainclk_; \
+    _ENABLE_CLOCK_clk_venc_apb_;    \
+    _ENABLE_CLOCK_clk_venc_axi_;    \
+    _ENABLE_CLOCK_clk_venc_bclk_;   \
+    _ENABLE_CLOCK_clk_venc_cclk_;   \
+    _CLEAR_RESET_rstgen_rstn_vencbrg_main_;   \
+    _CLEAR_RESET_rstgen_rstn_venc_apb_; \
+    _CLEAR_RESET_rstgen_rstn_venc_axi_; \
+    _CLEAR_RESET_rstgen_rstn_venc_bclk_;    \
+    _CLEAR_RESET_rstgen_rstn_venc_cclk_;    \
+}
+
+#define jh_jpeg_reset_clk_enable {   \
+    _ENABLE_CLOCK_clk_jpeg_axi_;	\
+	_ENABLE_CLOCK_clk_jpeg_cclk_;	\
+	_ENABLE_CLOCK_clk_jpeg_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_cclk_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_apb_;	\
+}
+
+#define jh_jpeg_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_jpeg_axi_;	\
+	_DISABLE_CLOCK_clk_jpeg_cclk_;	\
+	_DISABLE_CLOCK_clk_jpeg_apb_;	\
+	_ASSERT_RESET_rstgen_rstn_jpeg_axi_;	\
+	_ASSERT_RESET_rstgen_rstn_jpeg_cclk_;	\
+	_ASSERT_RESET_rstgen_rstn_jpeg_apb_;	\
+}
+/*
+///_SET_SYSCON_REG_SCFG_jpeg_remap_en();
+///_SET_SYSCON_REG_SCFG_jpeg_remap_start_point();
+///_SET_SYSCON_REG_SCFG_jpeg_remap_bound_addr0();
+*/
+
+#define jh_nbdla_reset_clk_enable {    \
+		_ENABLE_CLOCK_clk_dlaslv_axi_;	 \
+		_CLEAR_RESET_rstgen_rstn_dlaslv_axi_; \
+		_ENABLE_CLOCK_clk_dla_axi_; 		  \
+		_CLEAR_RESET_rstgen_rstn_dla_axi_;	  \
+		_ENABLE_CLOCK_clk_nnenoc_axi_;		  \
+		_CLEAR_RESET_rstgen_rstn_nnenoc_axi_; \
+		_SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1); \
+	}
+
+//1: ENABLE; 0:DISABLE
+
+
+#define jh_nbdla_reset_clk_disable {    \
+			_DISABLE_CLOCK_clk_dlaslv_axi_;	 \
+			_ASSERT_RESET_rstgen_rstn_dlaslv_axi_; \
+			_DISABLE_CLOCK_clk_dla_axi_; 		  \
+			_ASSERT_RESET_rstgen_rstn_dla_axi_;	  \
+			_DISABLE_CLOCK_clk_nnenoc_axi_;		  \
+			_ASSERT_RESET_rstgen_rstn_nnenoc_axi_; \
+			_SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(0); \
+		}
+
+#define jh_trng_reset_clk_enable {   \
+    _ENABLE_CLOCK_clk_trng_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_trng_apb_;	\
+}
+
+#define jh_trng_reset_clk_disable {   \
+    _DISABLE_CLOCK_clk_trng_apb_;	\
+	_ASSERT_RESET_rstgen_rstn_trng_apb_;	\
+}
+
+#define jh_audio_reset_clk_enable {    \
+    _ENABLE_CLOCK_clk_audio_root_;  \
+    _ENABLE_CLOCK_clk_audio_src_;   \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;   \
+    _ENABLE_CLOCK_clk_apb_i2svad_;  \
+    _CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_; \
+}
+
+#define jh_module_reset	{	\
+	jh_uart0_reset_clk_disable;    \
+	jh_uart1_reset_clk_disable;    \
+	jh_uart2_reset_clk_disable;    \
+	jh_uart3_reset_clk_disable;    \
+	jh_vdec_reset_clk_disable; \
+	jh_nbdla_reset_clk_disable;  \
+	jh_i2sadc_reset_clk_disable;   \
+	jh_jpeg_reset_clk_disable; \
+	jh_trng_reset_clk_disable; \
+}
+
+#if 0
+#define jh_module_reset	{	\
+	jh_i2sadc_reset_clk_disable;	\
+	jh_i2sdac_reset_clk_disable;	\
+	jh_i2sdac16k_reset_clk_disable;	\
+	jh_i2s1_reset_clk_disable;	\
+	jh_pdm_reset_clk_disable;	\
+	jh_pcm_reset_clk_disable;	\
+	jh_spdif_reset_clk_disable;	\
+	jh_pwmdac_reset_clk_disable;	\
+	jh_ptc_reset_clk_disable;	\
+	jh_musb_reset_clk_disable;	\
+	jh_uart0_reset_clk_disable;    \
+	jh_uart1_reset_clk_disable;    \
+	jh_uart2_reset_clk_disable;    \
+	jh_uart3_reset_clk_disable;    \
+}
+#endif
+
+#define jh_clkgen_enable {   \
+    _ENABLE_CLOCK_clk_pll0_testout_; \
+    _ENABLE_CLOCK_clk_pll1_testout_;    \
+    _ENABLE_CLOCK_clk_pll2_testout_;    \
+    _ENABLE_CLOCK_clk_ahb0_bus_;   \
+    _ENABLE_CLOCK_clk_apb1_bus_;   \
+    _ENABLE_CLOCK_clk_ahb2_bus_;   \
+    _ENABLE_CLOCK_clk_apb2_bus_; \
+    _ENABLE_CLOCK_clk_u74_core_; \
+    _ENABLE_CLOCK_clk_u74_axi_;    \
+    _ENABLE_CLOCK_clk_u74rtc_toggle_;    \
+	_ENABLE_CLOCK_clk_sgdma2p_axi_;	\
+	_ENABLE_CLOCK_clk_dma2pnoc_axi_;	\
+	_ENABLE_CLOCK_clk_sgdma2p_ahb_;	\
+	_ENABLE_CLOCK_clk_dla_bus_;	\
+	_ENABLE_CLOCK_clk_dla_axi_;	\
+	_ENABLE_CLOCK_clk_dlanoc_axi_;	\
+	_ENABLE_CLOCK_clk_dla_apb_;	\
+	_ENABLE_CLOCK_clk_vp6_core_;	\
+	_ENABLE_CLOCK_clk_vp6_axi_;	\
+	_ENABLE_CLOCK_clk_vp6_apb_;	\
+	_ENABLE_CLOCK_clk_vdec_axi_;	\
+	_ENABLE_CLOCK_clk_vdecbrg_mainclk_;	\
+	_ENABLE_CLOCK_clk_vdec_bclk_;	\
+	_ENABLE_CLOCK_clk_vdec_cclk_;	\
+	_ENABLE_CLOCK_clk_vdec_apb_;	\
+	_ENABLE_CLOCK_clk_jpeg_axi_;	\
+	_ENABLE_CLOCK_clk_jpeg_cclk_;	\
+	_ENABLE_CLOCK_clk_jpeg_apb_;	\
+	_ENABLE_CLOCK_clk_gc300_2x_;	\
+	_ENABLE_CLOCK_clk_gc300_ahb_;	\
+	_ENABLE_CLOCK_clk_gc300_axi_;	\
+	_ENABLE_CLOCK_clk_jpcgc300_mainclk_;	\
+	_ENABLE_CLOCK_clk_venc_axi_;	\
+	_ENABLE_CLOCK_clk_vencbrg_mainclk_;	\
+	_ENABLE_CLOCK_clk_venc_bclk_;	\
+	_ENABLE_CLOCK_clk_venc_cclk_;	\
+	_ENABLE_CLOCK_clk_venc_apb_;	\
+	_ENABLE_CLOCK_clk_ddrc0_;	\
+	_ENABLE_CLOCK_clk_ddrc1_;	\
+	_ENABLE_CLOCK_clk_ddrphy_apb_;	\
+	_ENABLE_CLOCK_clk_noc_rob_;	\
+	_ENABLE_CLOCK_clk_noc_cog_;	\
+	_ENABLE_CLOCK_clk_nne_ahb_;	\
+	_ENABLE_CLOCK_clk_nne_axi_;	\
+	_ENABLE_CLOCK_clk_nnenoc_axi_;	\
+	_ENABLE_CLOCK_clk_dlaslv_axi_;	\
+	_ENABLE_CLOCK_clk_dspx2c_axi_;	\
+	_ENABLE_CLOCK_clk_hifi4_core_;	\
+	_ENABLE_CLOCK_clk_hifi4_axi_;	\
+	_ENABLE_CLOCK_clk_hifi4noc_axi_;	\
+	_ENABLE_CLOCK_clk_sgdma1p_axi_;	\
+	_ENABLE_CLOCK_clk_dma1p_axi_;	\
+	_ENABLE_CLOCK_clk_x2c_axi_;	\
+	_ENABLE_CLOCK_clk_usb_axi_;	\
+	_ENABLE_CLOCK_clk_usbnoc_axi_;	\
+	_ENABLE_CLOCK_clk_usbphy_125m_;	\
+	_ENABLE_CLOCK_clk_usbphy_plldiv25m_;	\
+	_ENABLE_CLOCK_clk_audio_12288_;	\
+	_ENABLE_CLOCK_clk_audio_src_;	\
+	_ENABLE_CLOCK_clk_vin_src_;	\
+	_ENABLE_CLOCK_clk_isp0_axi_;	\
+	_ENABLE_CLOCK_clk_isp0noc_axi_;	\
+	_ENABLE_CLOCK_clk_ispslv_axi_;	\
+	_ENABLE_CLOCK_clk_isp1_axi_;	\
+	_ENABLE_CLOCK_clk_isp1noc_axi_;	\
+	_ENABLE_CLOCK_clk_vin_axi_;	\
+	_ENABLE_CLOCK_clk_vinnoc_axi_;	\
+	_ENABLE_CLOCK_clk_vout_src_;	\
+	_ENABLE_CLOCK_clk_disp_axi_;	\
+	_ENABLE_CLOCK_clk_dispnoc_axi_;	\
+	_ENABLE_CLOCK_clk_sdio0_ahb_;	\
+	_ENABLE_CLOCK_clk_sdio0_cclkint_;	\
+	_ENABLE_CLOCK_clk_sdio1_ahb_;	\
+	_ENABLE_CLOCK_clk_sdio1_cclkint_;	\
+	_ENABLE_CLOCK_clk_gmac_ahb_;	\
+	_ENABLE_CLOCK_clk_gmac_ptp_refclk_;	\
+	_ENABLE_CLOCK_clk_gmac_gtxclk_;	\
+	_ENABLE_CLOCK_clk_gmac_rmii_txclk_;	\
+	_ENABLE_CLOCK_clk_gmac_rmii_rxclk_;	\
+	_ENABLE_CLOCK_clk_gmac_rmii_;	\
+	_ENABLE_CLOCK_clk_gmac_tophyref_;	\
+	_ENABLE_CLOCK_clk_spi2ahb_ahb_;	\
+	_ENABLE_CLOCK_clk_spi2ahb_core_;	\
+	_ENABLE_CLOCK_clk_ezmaster_ahb_;	\
+	_ENABLE_CLOCK_clk_e24_ahb_;	\
+	_ENABLE_CLOCK_clk_e24rtc_toggle_;	\
+	_ENABLE_CLOCK_clk_qspi_ahb_;	\
+	_ENABLE_CLOCK_clk_qspi_apb_;	\
+	_ENABLE_CLOCK_clk_qspi_refclk_;	\
+	_ENABLE_CLOCK_clk_sec_ahb_;	\
+	_ENABLE_CLOCK_clk_aes_clk_;	\
+	_ENABLE_CLOCK_clk_sha_clk_;	\
+	_ENABLE_CLOCK_clk_pka_clk_;	\
+	_ENABLE_CLOCK_clk_trng_apb_;	\
+	_ENABLE_CLOCK_clk_otp_apb_;	\
+	_ENABLE_CLOCK_clk_uart0_apb_;	\
+	_ENABLE_CLOCK_clk_uart0_core_;	\
+	_ENABLE_CLOCK_clk_uart1_apb_;	\
+	_ENABLE_CLOCK_clk_uart1_core_;	\
+	_ENABLE_CLOCK_clk_spi0_apb_;	\
+	_ENABLE_CLOCK_clk_spi0_core_;	\
+	_ENABLE_CLOCK_clk_spi1_apb_;	\
+	_ENABLE_CLOCK_clk_spi1_core_;	\
+	_ENABLE_CLOCK_clk_i2c0_apb_;	\
+	_ENABLE_CLOCK_clk_i2c0_core_;	\
+	_ENABLE_CLOCK_clk_i2c1_apb_;	\
+	_ENABLE_CLOCK_clk_i2c1_core_;	\
+	_ENABLE_CLOCK_clk_gpio_apb_;	\
+	_ENABLE_CLOCK_clk_uart2_apb_;	\
+	_ENABLE_CLOCK_clk_uart2_core_;	\
+	_ENABLE_CLOCK_clk_uart3_apb_;	\
+	_ENABLE_CLOCK_clk_uart3_core_;	\
+	_ENABLE_CLOCK_clk_spi2_apb_;	\
+	_ENABLE_CLOCK_clk_spi2_core_;	\
+	_ENABLE_CLOCK_clk_spi3_apb_;	\
+	_ENABLE_CLOCK_clk_spi3_core_;	\
+	_ENABLE_CLOCK_clk_i2c2_apb_;	\
+	_ENABLE_CLOCK_clk_i2c2_core_;	\
+	_ENABLE_CLOCK_clk_i2c3_apb_;	\
+	_ENABLE_CLOCK_clk_i2c3_core_;	\
+	_ENABLE_CLOCK_clk_wdtimer_apb_;	\
+	_ENABLE_CLOCK_clk_wdt_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer0_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer1_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer2_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer3_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer4_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer5_coreclk_;	\
+	_ENABLE_CLOCK_clk_timer6_coreclk_;	\
+	_ENABLE_CLOCK_clk_vp6intc_apb_;	\
+	_ENABLE_CLOCK_clk_pwm_apb_;	\
+	_ENABLE_CLOCK_clk_msi_apb_;	\
+	_ENABLE_CLOCK_clk_temp_apb_;	\
+	_ENABLE_CLOCK_clk_temp_sense_;	\
+	_ENABLE_CLOCK_clk_syserr_apb_;	\
+}
+
+#define jh_rstgen_enable {   \
+	_CLEAR_RESET_rstgen_rstn_u74_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;	\
+	_CLEAR_RESET_rstgen_rstn_dla_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dlanoc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dla_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_vp6_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vp6_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_vdecbrg_main_;	\
+	_CLEAR_RESET_rstgen_rstn_vdec_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vdec_bclk_;	\
+	_CLEAR_RESET_rstgen_rstn_vdec_cclk_;	\
+	_CLEAR_RESET_rstgen_rstn_vdec_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_cclk_;	\
+	_CLEAR_RESET_rstgen_rstn_jpeg_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_jpcgc300_main_;	\
+	_CLEAR_RESET_rstgen_rstn_gc300_2x_;	\
+	_CLEAR_RESET_rstgen_rstn_gc300_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_gc300_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_venc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vencbrg_main_;	\
+	_CLEAR_RESET_rstgen_rstn_venc_bclk_;	\
+	_CLEAR_RESET_rstgen_rstn_venc_cclk_;	\
+	_CLEAR_RESET_rstgen_rstn_venc_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_ddrphy_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_noc_rob_;	\
+	_CLEAR_RESET_rstgen_rstn_noc_cog_;	\
+	_CLEAR_RESET_rstgen_rstn_hifi4_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_hifi4noc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_usb_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_usbnoc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dma1p_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_x2c_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_nne_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_nne_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_nnenoc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dlaslv_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dspx2c_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vin_src_;	\
+	_CLEAR_RESET_rstgen_rstn_ispslv_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vin_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vinnoc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_isp0_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_isp0noc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_isp1_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_isp1noc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_vout_src_;	\
+	_CLEAR_RESET_rstgen_rstn_disp_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_dispnoc_axi_;	\
+	_CLEAR_RESET_rstgen_rstn_sdio0_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_sdio1_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_gmac_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi2ahb_core_;	\
+	_CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_qspi_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_qspi_core_;	\
+	_CLEAR_RESET_rstgen_rstn_qspi_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_sec_ahb_;	\
+	_CLEAR_RESET_rstgen_rstn_aes_;	\
+	_CLEAR_RESET_rstgen_rstn_pka_;	\
+	_CLEAR_RESET_rstgen_rstn_sha_;	\
+	_CLEAR_RESET_rstgen_rstn_trng_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_otp_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart0_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart0_core_;	\
+	_CLEAR_RESET_rstgen_rstn_uart1_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart1_core_;	\
+	_CLEAR_RESET_rstgen_rstn_spi0_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi0_core_;	\
+	_CLEAR_RESET_rstgen_rstn_spi1_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi1_core_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c0_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c0_core_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c1_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c1_core_;	\
+	_CLEAR_RESET_rstgen_rstn_gpio_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart2_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart2_core_;	\
+	_CLEAR_RESET_rstgen_rstn_uart3_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_uart3_core_;	\
+	_CLEAR_RESET_rstgen_rstn_spi2_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi2_core_;	\
+	_CLEAR_RESET_rstgen_rstn_spi3_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_spi3_core_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c2_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c2_core_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c3_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_i2c3_core_;	\
+	_CLEAR_RESET_rstgen_rstn_wdtimer_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_wdt_;	\
+	_CLEAR_RESET_rstgen_rstn_timer0_;	\
+	_CLEAR_RESET_rstgen_rstn_timer1_;	\
+	_CLEAR_RESET_rstgen_rstn_timer2_;	\
+	_CLEAR_RESET_rstgen_rstn_timer3_;	\
+	_CLEAR_RESET_rstgen_rstn_timer4_;	\
+	_CLEAR_RESET_rstgen_rstn_timer5_;	\
+	_CLEAR_RESET_rstgen_rstn_timer6_;	\
+	_CLEAR_RESET_rstgen_rstn_vp6intc_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_pwm_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_msi_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_temp_apb_;	\
+	_CLEAR_RESET_rstgen_rstn_temp_sense_;	\
+	_CLEAR_RESET_rstgen_rstn_syserr_apb_;	\
+}
+
+#endif	/* _SFC_JH_MODULE_RESET_CLKGEN_H */
diff --git a/arch/riscv/include/asm/arch-jh7100/jh_ptc.h b/arch/riscv/include/asm/arch-jh7100/jh_ptc.h
new file mode 100644
index 0000000000..69443a41f3
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/jh_ptc.h
@@ -0,0 +1,47 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef __JH_PTC_H__
+#define __JH_PTC_H__
+
+#define PTC_EN		(1<<0)
+#define PTC_ECLK	(1<<1)  /* 1:ptc_ecgt signal increment RPTC_CNTR. 0:system clock increment RPTC_CNTR. */
+//#define PTC_ECLK	(0<<1)  /* 1:ptc_ecgt signal increment RPTC_CNTR. 0:system clock increment RPTC_CNTR. */
+
+#define PTC_NEC		(1<<2)  /* gate:system clock or ptc_ecgt input signal to increment RPTC_CNTR. If gate function is enabled, PWM periods can be automatically adjusted with the capture input. */
+#define PTC_OE		(1<<3)  /* enbale PWM output */
+#define PTC_SIGNLE	(1<<4)  /* 1:single operation; 0:continue operation */
+#define PTC_INTE	(1<<5)  /* Timer/Counter interrput enable */
+#define PTC_INT		(1<<6)  /* interrupt status, write 1 to clear */
+#define	PTC_CNTRRST	(1<<7)  /* 0:clear reset */
+#define	PTC_CAPTE	(1<<8)  /* ptc_capt to increment RPTC_CNTR.*/
+
+
+#define PTC_BASE_ADDR_SUB(N)		(PWM_BASE_ADDR + ((N > 3) ? ((N - 4) * 0x10 + (1 << 15)) : (N * 0x10)))
+/// (0xA9040000 + N*0x10)
+#define PTC_RPTC_CNTR(N)		(PTC_BASE_ADDR_SUB(N))
+#define PTC_RPTC_HRC(N)			(PTC_BASE_ADDR_SUB(N) + 0x4)
+#define PTC_RPTC_LRC(N)			(PTC_BASE_ADDR_SUB(N) + 0x8)
+#define PTC_RPTC_CTRL(N)		(PTC_BASE_ADDR_SUB(N) + 0xC)
+
+enum ptc_func_num{
+	PTC_CAPT_0 = 0,
+	PTC_CAPT_1,
+	PTC_CAPT_2,
+	PTC_CAPT_3,
+	PTC_CAPT_4,
+	PTC_CAPT_5,
+	PTC_CAPT_6,
+	PTC_CAPT_7,
+	PTC_CAPT_ALL,
+};
+
+enum ptc_capt_mode{
+	PTC_CAPT_CONTINUE = 0,
+	PTC_CAPT_SINGLE,
+};
+
+void ptc_reset_clock(void);
+void ptc_reset(void);
+
+#endif
diff --git a/arch/riscv/include/asm/arch-jh7100/rstgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/rstgen_ctrl_macro.h
new file mode 100644
index 0000000000..0ecfc1e379
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/rstgen_ctrl_macro.h
@@ -0,0 +1,3102 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* rstgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _RSTGEN_MACRO_H_
+#define _RSTGEN_MACRO_H_
+
+//#define RSTGEN_BASE_ADDR 0x0
+#define rstgen_Software_RESET_assert0_REG_ADDR  RSTGEN_BASE_ADDR + 0x0
+#define rstgen_Software_RESET_assert1_REG_ADDR  RSTGEN_BASE_ADDR + 0x4
+#define rstgen_Software_RESET_assert2_REG_ADDR  RSTGEN_BASE_ADDR + 0x8
+#define rstgen_Software_RESET_assert3_REG_ADDR  RSTGEN_BASE_ADDR + 0xC
+
+#define rstgen_Software_RESET_status0_REG_ADDR  RSTGEN_BASE_ADDR + 0x10
+#define rstgen_Software_RESET_status1_REG_ADDR  RSTGEN_BASE_ADDR + 0x14
+#define rstgen_Software_RESET_status2_REG_ADDR  RSTGEN_BASE_ADDR + 0x18
+#define rstgen_Software_RESET_status3_REG_ADDR  RSTGEN_BASE_ADDR + 0x1C
+
+#define _READ_RESET_STATUS_rstgen_rstn_dom3ahb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dom3ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dom3ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dom7ahb_bus_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dom7ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dom7ahb_bus_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_u74_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_u74_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_u74_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_u74_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_u74_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_u74_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sgdma2p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sgdma2p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sgdma2p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sgdma2p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dma2pnoc_aix_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dma2pnoc_aix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dla_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dla_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dla_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dlanoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dlanoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dlanoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dla_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dla_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dla_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_vp6_DReset_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_vp6_DReset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_vp6_DReset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_vp6_Breset_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_vp6_Breset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_vp6_Breset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vp6_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vp6_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vp6_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vdecbrg_main_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vdecbrg_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vdecbrg_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vdec_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vdec_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vdec_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vdec_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vdec_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vdec_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vdec_cclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vdec_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vdec_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vdec_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vdec_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vdec_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_jpeg_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_jpeg_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_jpeg_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_jpeg_cclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_jpeg_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_jpeg_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_jpeg_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_jpeg_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_jpeg_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_jpcgc300_main_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_jpcgc300_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_jpcgc300_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_gc300_2x_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_gc300_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_gc300_2x_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_gc300_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_gc300_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_gc300_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_gc300_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_gc300_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_gc300_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_venc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_venc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_venc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vencbrg_main_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vencbrg_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vencbrg_main_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_venc_bclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_venc_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_venc_bclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_venc_cclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_venc_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_venc_cclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_venc_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_venc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_venc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_ddrphy_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_ddrphy_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_ddrphy_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_noc_rob_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status0_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_noc_rob_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_noc_rob_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status0_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_noc_cog_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_noc_cog_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_noc_cog_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_hifi4_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_hifi4_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_hifi4_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_hifi4noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_hifi4noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_hifi4noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_hifi4_DReset_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_hifi4_DReset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_hifi4_DReset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_hifi4_Breset_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_hifi4_Breset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_hifi4_Breset_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_usb_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_usb_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_usb_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_usbnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_usbnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_usbnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sgdma1p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sgdma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sgdma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dma1p_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dma1p_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_x2c_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_x2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_x2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_nne_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_nne_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_nne_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_nne_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_nne_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_nne_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_nnenoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_nnenoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_nnenoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dlaslv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dlaslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dlaslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dspx2c_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dspx2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dspx2c_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vin_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vin_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vin_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_ispslv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_ispslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_ispslv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vin_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vin_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vin_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vinnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vinnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vinnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_isp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_isp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_isp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_isp0noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_isp0noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_isp0noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_isp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_isp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<21; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_isp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<21; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_isp1noc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_isp1noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_isp1noc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vout_src_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vout_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vout_src_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_disp_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_disp_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_disp_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_dispnoc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_dispnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_dispnoc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sdio0_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sdio0_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sdio0_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sdio1_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sdio1_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sdio1_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_gmac_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_gmac_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_gmac_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi2ahb_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi2ahb_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi2ahb_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi2ahb_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_ezmaster_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status1_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_ezmaster_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_ezmaster_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert1_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status1_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rst_e24_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rst_e24_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _CLEAR_RESET_rstgen_rst_e24_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_qspi_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_qspi_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_qspi_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_qspi_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_qspi_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_qspi_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_qspi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_qspi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_qspi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sec_ahb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sec_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sec_ahb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_aes_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_aes_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_aes_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_pka_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_pka_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_pka_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_sha_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_sha_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_sha_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_trng_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_trng_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_trng_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_otp_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_otp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_otp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart0_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart1_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart1_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>14; \
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+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi0_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
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+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
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+
+#define _CLEAR_RESET_rstgen_rstn_spi0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
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+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>15; \
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+
+#define _READ_RESET_STATUS_rstgen_rstn_spi1_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
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+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>16; \
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+
+#define _CLEAR_RESET_rstgen_rstn_spi1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
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+
+#define _READ_RESET_STATUS_rstgen_rstn_spi1_core_(_ezchip_macro_read_value_) { \
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+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
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+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
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+
+#define _CLEAR_RESET_rstgen_rstn_spi1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
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+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
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+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c0_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c0_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c1_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c1_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c1_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
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+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c1_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<21); \
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+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>21; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_gpio_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_gpio_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_gpio_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<22); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<22; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>22; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart2_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<23); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<23; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>23; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart2_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<24); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<24; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>24; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart3_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<25); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<25; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>25; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_uart3_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_uart3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_uart3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<26); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<26; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>26; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi2_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 27; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<27); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<27; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>27; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi2_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<28); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<28; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>28; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi3_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 29; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<29); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<29; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>29; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_spi3_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 30; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_spi3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_spi3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<30); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<30; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>30; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c2_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status2_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c2_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(rstgen_Software_RESET_assert2_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status2_REG_ADDR)>>31; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c2_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c2_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c3_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c3_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_i2c3_core_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_i2c3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_i2c3_core_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_wdtimer_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_wdtimer_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_wdtimer_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_wdt_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_wdt_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_wdt_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer0_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer0_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer1_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer1_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer2_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer2_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer3_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer3_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer4_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer4_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer5_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer5_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer5_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_timer6_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_timer6_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_timer6_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_vp6intc_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_vp6intc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_vp6intc_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_pwm_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_pwm_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_pwm_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_msi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_msi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_msi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_temp_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_temp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_temp_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_temp_sense_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_temp_sense_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_temp_sense_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_rstgen_rstn_syserr_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_status3_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_rstgen_rstn_syserr_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_rstgen_rstn_syserr_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(rstgen_Software_RESET_assert3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(rstgen_Software_RESET_assert3_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(rstgen_Software_RESET_status3_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#endif //_RSTGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/syscon_iopad_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/syscon_iopad_ctrl_macro.h
new file mode 100644
index 0000000000..7d7acd1afa
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/syscon_iopad_ctrl_macro.h
@@ -0,0 +1,1380 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* syscon_iopad_ctrl_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _SYSCON_IOPAD_CTRL_MACRO_H_
+#define _SYSCON_IOPAD_CTRL_MACRO_H_
+
+//#define SYSCON_IOPAD_CTRL_BASE_ADDR 0x0
+#define syscon_iopad_ctrl_register0_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x0
+#define syscon_iopad_ctrl_register1_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x4
+#define syscon_iopad_ctrl_register2_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x8
+#define syscon_iopad_ctrl_register3_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xC
+#define syscon_iopad_ctrl_register4_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x10
+#define syscon_iopad_ctrl_register5_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x14
+#define syscon_iopad_ctrl_register6_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x18
+#define syscon_iopad_ctrl_register7_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x1C
+#define syscon_iopad_ctrl_register8_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x20
+#define syscon_iopad_ctrl_register9_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x24
+#define syscon_iopad_ctrl_register10_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x28
+#define syscon_iopad_ctrl_register11_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x2C
+#define syscon_iopad_ctrl_register12_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x30
+#define syscon_iopad_ctrl_register13_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x34
+#define syscon_iopad_ctrl_register14_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x38
+#define syscon_iopad_ctrl_register15_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x3C
+#define syscon_iopad_ctrl_register16_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x40
+#define syscon_iopad_ctrl_register17_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x44
+#define syscon_iopad_ctrl_register18_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x48
+#define syscon_iopad_ctrl_register19_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x4C
+#define syscon_iopad_ctrl_register20_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x50
+#define syscon_iopad_ctrl_register21_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x54
+#define syscon_iopad_ctrl_register22_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x58
+#define syscon_iopad_ctrl_register23_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x5C
+#define syscon_iopad_ctrl_register24_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x60
+#define syscon_iopad_ctrl_register25_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x64
+#define syscon_iopad_ctrl_register26_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x68
+#define syscon_iopad_ctrl_register27_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x6C
+#define syscon_iopad_ctrl_register28_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x70
+#define syscon_iopad_ctrl_register29_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x74
+#define syscon_iopad_ctrl_register30_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x78
+#define syscon_iopad_ctrl_register31_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x7C
+#define syscon_iopad_ctrl_register32_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x80
+#define syscon_iopad_ctrl_register33_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x84
+#define syscon_iopad_ctrl_register34_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x88
+#define syscon_iopad_ctrl_register35_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x8C
+#define syscon_iopad_ctrl_register36_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x90
+#define syscon_iopad_ctrl_register37_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x94
+#define syscon_iopad_ctrl_register38_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x98
+#define syscon_iopad_ctrl_register39_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x9C
+#define syscon_iopad_ctrl_register40_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xA0
+#define syscon_iopad_ctrl_register41_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xA4
+#define syscon_iopad_ctrl_register42_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xA8
+#define syscon_iopad_ctrl_register43_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xAC
+#define syscon_iopad_ctrl_register44_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xB0
+#define syscon_iopad_ctrl_register45_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xB4
+#define syscon_iopad_ctrl_register46_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xB8
+#define syscon_iopad_ctrl_register47_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xBC
+#define syscon_iopad_ctrl_register48_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xC0
+#define syscon_iopad_ctrl_register49_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xC4
+#define syscon_iopad_ctrl_register50_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xC8
+#define syscon_iopad_ctrl_register51_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xCC
+#define syscon_iopad_ctrl_register52_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xD0
+#define syscon_iopad_ctrl_register53_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xD4
+#define syscon_iopad_ctrl_register54_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xD8
+#define syscon_iopad_ctrl_register55_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xDC
+#define syscon_iopad_ctrl_register56_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xE0
+#define syscon_iopad_ctrl_register57_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xE4
+#define syscon_iopad_ctrl_register58_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xE8
+#define syscon_iopad_ctrl_register59_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xEC
+#define syscon_iopad_ctrl_register60_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xF0
+#define syscon_iopad_ctrl_register61_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xF4
+#define syscon_iopad_ctrl_register62_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xF8
+#define syscon_iopad_ctrl_register63_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0xFC
+#define syscon_iopad_ctrl_register64_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x100
+#define syscon_iopad_ctrl_register65_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x104
+#define syscon_iopad_ctrl_register66_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x108
+#define syscon_iopad_ctrl_register67_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x10C
+#define syscon_iopad_ctrl_register68_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x110
+#define syscon_iopad_ctrl_register69_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x114
+#define syscon_iopad_ctrl_register70_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x118
+#define syscon_iopad_ctrl_register71_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x11C
+#define syscon_iopad_ctrl_register72_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x120
+#define syscon_iopad_ctrl_register73_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x124
+#define syscon_iopad_ctrl_register74_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x128
+#define syscon_iopad_ctrl_register75_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x12C
+#define syscon_iopad_ctrl_register76_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x130
+#define syscon_iopad_ctrl_register77_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x134
+#define syscon_iopad_ctrl_register78_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x138
+#define syscon_iopad_ctrl_register79_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x13C
+#define syscon_iopad_ctrl_register80_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x140
+#define syscon_iopad_ctrl_register81_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x144
+#define syscon_iopad_ctrl_register82_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x148
+#define syscon_iopad_ctrl_register83_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x14C
+#define syscon_iopad_ctrl_register84_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x150
+#define syscon_iopad_ctrl_register85_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x154
+#define syscon_iopad_ctrl_register86_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x158
+#define syscon_iopad_ctrl_register87_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x15C
+#define syscon_iopad_ctrl_register88_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x160
+#define syscon_iopad_ctrl_register89_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x164
+#define syscon_iopad_ctrl_register90_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x168
+#define syscon_iopad_ctrl_register91_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x16C
+#define syscon_iopad_ctrl_register92_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x170
+#define syscon_iopad_ctrl_register93_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x174
+#define syscon_iopad_ctrl_register94_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x178
+#define syscon_iopad_ctrl_register95_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x17C
+#define syscon_iopad_ctrl_register96_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x180
+#define syscon_iopad_ctrl_register97_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x184
+#define syscon_iopad_ctrl_register98_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x188
+#define syscon_iopad_ctrl_register99_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x18C
+#define syscon_iopad_ctrl_register100_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x190
+#define syscon_iopad_ctrl_register101_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x194
+#define syscon_iopad_ctrl_register102_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x198
+#define syscon_iopad_ctrl_register103_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x19C
+#define syscon_iopad_ctrl_register104_REG_ADDR  SYSCON_IOPAD_CTRL_BASE_ADDR + 0x1A0
+
+#define _SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register1_SCFG_gpio_pad_ctrl_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register1_SCFG_gpio_pad_ctrl_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register2_SCFG_gpio_pad_ctrl_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register2_SCFG_gpio_pad_ctrl_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register3_SCFG_gpio_pad_ctrl_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register3_SCFG_gpio_pad_ctrl_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register4_SCFG_gpio_pad_ctrl_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register4_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register4_SCFG_gpio_pad_ctrl_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register5_SCFG_gpio_pad_ctrl_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_SCFG_gpio_pad_ctrl_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register6_SCFG_gpio_pad_ctrl_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register6_SCFG_gpio_pad_ctrl_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register7_SCFG_gpio_pad_ctrl_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register7_SCFG_gpio_pad_ctrl_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register8_SCFG_gpio_pad_ctrl_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register8_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register8_SCFG_gpio_pad_ctrl_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register9_SCFG_gpio_pad_ctrl_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register9_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register9_SCFG_gpio_pad_ctrl_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register10_SCFG_gpio_pad_ctrl_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register10_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register10_SCFG_gpio_pad_ctrl_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register11_SCFG_gpio_pad_ctrl_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register11_SCFG_gpio_pad_ctrl_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register12_SCFG_gpio_pad_ctrl_12(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register12_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register12_SCFG_gpio_pad_ctrl_12(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register13_SCFG_gpio_pad_ctrl_13(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register13_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register13_SCFG_gpio_pad_ctrl_13(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register14_SCFG_gpio_pad_ctrl_14(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_SCFG_gpio_pad_ctrl_14(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register15_SCFG_gpio_pad_ctrl_15(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_SCFG_gpio_pad_ctrl_15(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register16_SCFG_gpio_pad_ctrl_16(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_SCFG_gpio_pad_ctrl_16(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register17_SCFG_gpio_pad_ctrl_17(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register17_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register17_SCFG_gpio_pad_ctrl_17(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register18_SCFG_gpio_pad_ctrl_18(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register18_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register18_SCFG_gpio_pad_ctrl_18(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register19_SCFG_gpio_pad_ctrl_19(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register19_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register19_SCFG_gpio_pad_ctrl_19(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register20_SCFG_gpio_pad_ctrl_20(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register20_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register20_SCFG_gpio_pad_ctrl_20(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register21_SCFG_gpio_pad_ctrl_21(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_SCFG_gpio_pad_ctrl_21(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register22_SCFG_gpio_pad_ctrl_22(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_SCFG_gpio_pad_ctrl_22(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register23_SCFG_gpio_pad_ctrl_23(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register23_SCFG_gpio_pad_ctrl_23(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register24_SCFG_gpio_pad_ctrl_24(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register24_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register24_SCFG_gpio_pad_ctrl_24(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register25_SCFG_gpio_pad_ctrl_25(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register25_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register25_SCFG_gpio_pad_ctrl_25(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register26_SCFG_gpio_pad_ctrl_26(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register26_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register26_SCFG_gpio_pad_ctrl_26(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register27_SCFG_gpio_pad_ctrl_27(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register27_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register27_SCFG_gpio_pad_ctrl_27(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register28_SCFG_gpio_pad_ctrl_28(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_SCFG_gpio_pad_ctrl_28(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register29_SCFG_gpio_pad_ctrl_29(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_SCFG_gpio_pad_ctrl_29(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register30_SCFG_gpio_pad_ctrl_30(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_SCFG_gpio_pad_ctrl_30(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register31_SCFG_gpio_pad_ctrl_31(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register31_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register31_SCFG_gpio_pad_ctrl_31(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register32_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register33_SCFG_funcshare_pad_ctrl_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_SCFG_funcshare_pad_ctrl_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register34_SCFG_funcshare_pad_ctrl_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_SCFG_funcshare_pad_ctrl_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register35_SCFG_funcshare_pad_ctrl_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register35_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register35_SCFG_funcshare_pad_ctrl_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register36_SCFG_funcshare_pad_ctrl_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register36_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register36_SCFG_funcshare_pad_ctrl_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register37_SCFG_funcshare_pad_ctrl_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_SCFG_funcshare_pad_ctrl_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register38_SCFG_funcshare_pad_ctrl_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_SCFG_funcshare_pad_ctrl_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register39_SCFG_funcshare_pad_ctrl_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_SCFG_funcshare_pad_ctrl_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register40_SCFG_funcshare_pad_ctrl_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register40_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register40_SCFG_funcshare_pad_ctrl_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register41_SCFG_funcshare_pad_ctrl_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register41_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register41_SCFG_funcshare_pad_ctrl_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register42_SCFG_funcshare_pad_ctrl_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register42_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register42_SCFG_funcshare_pad_ctrl_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register43_SCFG_funcshare_pad_ctrl_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register43_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register43_SCFG_funcshare_pad_ctrl_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register44_SCFG_funcshare_pad_ctrl_12(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register44_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register44_SCFG_funcshare_pad_ctrl_12(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register45_SCFG_funcshare_pad_ctrl_13(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register45_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register45_SCFG_funcshare_pad_ctrl_13(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register46_SCFG_funcshare_pad_ctrl_14(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register46_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register46_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register46_SCFG_funcshare_pad_ctrl_14(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register46_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register47_SCFG_funcshare_pad_ctrl_15(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register47_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register47_SCFG_funcshare_pad_ctrl_15(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register48_SCFG_funcshare_pad_ctrl_16(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register48_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register48_SCFG_funcshare_pad_ctrl_16(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register49_SCFG_funcshare_pad_ctrl_17(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register49_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register49_SCFG_funcshare_pad_ctrl_17(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register50_SCFG_funcshare_pad_ctrl_18(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register50_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register50_SCFG_funcshare_pad_ctrl_18(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register51_SCFG_funcshare_pad_ctrl_19(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register51_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register51_SCFG_funcshare_pad_ctrl_19(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register52_SCFG_funcshare_pad_ctrl_20(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_SCFG_funcshare_pad_ctrl_20(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register53_SCFG_funcshare_pad_ctrl_21(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_SCFG_funcshare_pad_ctrl_21(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register54_SCFG_funcshare_pad_ctrl_22(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_SCFG_funcshare_pad_ctrl_22(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register55_SCFG_funcshare_pad_ctrl_23(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_SCFG_funcshare_pad_ctrl_23(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register57_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register59_SCFG_funcshare_pad_ctrl_27(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_SCFG_funcshare_pad_ctrl_27(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register60_SCFG_funcshare_pad_ctrl_28(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_SCFG_funcshare_pad_ctrl_28(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register61_SCFG_funcshare_pad_ctrl_29(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_SCFG_funcshare_pad_ctrl_29(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register62_SCFG_funcshare_pad_ctrl_30(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register62_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register62_SCFG_funcshare_pad_ctrl_30(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register63_SCFG_funcshare_pad_ctrl_31(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_SCFG_funcshare_pad_ctrl_31(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register64_SCFG_funcshare_pad_ctrl_32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register64_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register64_SCFG_funcshare_pad_ctrl_32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register65_SCFG_funcshare_pad_ctrl_33(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_SCFG_funcshare_pad_ctrl_33(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register66_SCFG_funcshare_pad_ctrl_34(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_SCFG_funcshare_pad_ctrl_34(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_35(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_35(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register68_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register69_SCFG_funcshare_pad_ctrl_37(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register69_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register69_SCFG_funcshare_pad_ctrl_37(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register70_SCFG_funcshare_pad_ctrl_38(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register70_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register70_SCFG_funcshare_pad_ctrl_38(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register71_SCFG_funcshare_pad_ctrl_39(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register71_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register71_SCFG_funcshare_pad_ctrl_39(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register72_SCFG_funcshare_pad_ctrl_40(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register72_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register72_SCFG_funcshare_pad_ctrl_40(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register73_SCFG_funcshare_pad_ctrl_41(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_SCFG_funcshare_pad_ctrl_41(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register74_SCFG_funcshare_pad_ctrl_42(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register74_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register74_SCFG_funcshare_pad_ctrl_42(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register75_SCFG_funcshare_pad_ctrl_43(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register75_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register75_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register75_SCFG_funcshare_pad_ctrl_43(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register75_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register76_SCFG_funcshare_pad_ctrl_44(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_SCFG_funcshare_pad_ctrl_44(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register77_SCFG_funcshare_pad_ctrl_45(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register77_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register77_SCFG_funcshare_pad_ctrl_45(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register78_SCFG_funcshare_pad_ctrl_46(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register78_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register78_SCFG_funcshare_pad_ctrl_46(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register79_SCFG_funcshare_pad_ctrl_47(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register79_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register79_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register79_SCFG_funcshare_pad_ctrl_47(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register79_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register80_SCFG_funcshare_pad_ctrl_48(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_SCFG_funcshare_pad_ctrl_48(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register81_SCFG_funcshare_pad_ctrl_49(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register81_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register81_SCFG_funcshare_pad_ctrl_49(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register82_SCFG_funcshare_pad_ctrl_50(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register82_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register82_SCFG_funcshare_pad_ctrl_50(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register83_SCFG_funcshare_pad_ctrl_51(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register83_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register83_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_funcshare_pad_ctrl_51(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register83_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register84_SCFG_funcshare_pad_ctrl_52(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_SCFG_funcshare_pad_ctrl_52(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register85_SCFG_funcshare_pad_ctrl_53(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register85_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register85_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register85_SCFG_funcshare_pad_ctrl_53(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register85_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register86_SCFG_funcshare_pad_ctrl_54(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register86_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register86_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register86_SCFG_funcshare_pad_ctrl_54(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register86_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register87_SCFG_funcshare_pad_ctrl_55(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_SCFG_funcshare_pad_ctrl_55(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register88_SCFG_funcshare_pad_ctrl_56(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register88_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register88_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register88_SCFG_funcshare_pad_ctrl_56(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register88_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register90_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register90_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register90_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register92_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register92_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register92_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register93_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register93_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register93_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register94_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register95_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register95_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register95_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register96_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register97_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register97_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register97_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register98_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register99_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register99_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register99_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register100_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register101_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_iopad_ctrl_register102_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register103_SCFG_qspi_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register103_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7F); \
+	_ezchip_macro_read_value_ |= (v&0x7F); \
+	MA_OUTW(syscon_iopad_ctrl_register103_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register103_SCFG_qspi_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register103_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7f;\
+}
+
+#define _SET_SYSCON_REG_register104_SCFG_io_padshare_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register104_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(syscon_iopad_ctrl_register104_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register104_SCFG_io_padshare_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_iopad_ctrl_register104_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#endif //_SYSCON_IOPAD_CTRL_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/syscon_macro.h b/arch/riscv/include/asm/arch-jh7100/syscon_macro.h
new file mode 100644
index 0000000000..0efb90f770
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/syscon_macro.h
@@ -0,0 +1,4178 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* syscon_top C MACRO generated by ezchip
+* generated in Wed, 09 Oct 2019 08:03:20 GMT
+*
+******************************************************************/
+
+#ifndef _SYSCON_MACRO_H_
+#define _SYSCON_MACRO_H_
+
+//#define SYSCON_BASE_ADDR 0x0
+#define syscon_SCFG_u74_REG_ADDR  SYSCON_BASE_ADDR + 0x40
+#define syscon_SCFG_nbdla_REG_ADDR  SYSCON_BASE_ADDR + 0x50
+#define syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR  SYSCON_BASE_ADDR + 0x54
+#define syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR  SYSCON_BASE_ADDR + 0x58
+#define syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR  SYSCON_BASE_ADDR + 0x5C
+#define syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR  SYSCON_BASE_ADDR + 0x60
+#define syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR  SYSCON_BASE_ADDR + 0x64
+#define syscon_SCFG_vp6_ctrl_REG_ADDR  SYSCON_BASE_ADDR + 0x80
+#define syscon_SCFG_vp6_REG_ADDR  SYSCON_BASE_ADDR + 0x84
+#define syscon_SCFG_vp6_status_REG_ADDR  SYSCON_BASE_ADDR + 0x88
+#define syscon_SCFG_vp6_Pfatal_REG_ADDR  SYSCON_BASE_ADDR + 0x8C
+#define syscon_SCFG_vp6_rstVec_REG_ADDR  SYSCON_BASE_ADDR + 0x90
+#define syscon_SCFG_vp6_PSO_REG_ADDR  SYSCON_BASE_ADDR + 0x94
+#define syscon_SCFG_jpegc_REG_ADDR  SYSCON_BASE_ADDR + 0xB0
+#define syscon_SCFG_wave511_REG_ADDR  SYSCON_BASE_ADDR + 0xB4
+#define syscon_SCFG_wave521_REG_ADDR  SYSCON_BASE_ADDR + 0xB8
+#define syscon_SCFG_gc300_REG_ADDR  SYSCON_BASE_ADDR + 0xB8
+#define syscon_SCFG_cmsensor_REG_ADDR  SYSCON_BASE_ADDR + 0xC0
+#define syscon_SCFG_vp6_mst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x100
+#define syscon_SCFG_vp6_slv_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x104
+#define syscon_SCFG_vp6_addr_REG_ADDR  SYSCON_BASE_ADDR + 0x108
+#define syscon_SCFG_nne0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x10C
+#define syscon_SCFG_nne1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x110
+#define syscon_SCFG_nne2_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x114
+#define syscon_SCFG_disp0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x118
+#define syscon_SCFG_disp1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x11C
+#define syscon_SCFG_jpegc_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x120
+#define syscon_SCFG_wave511_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x124
+#define syscon_SCFG_wave521_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x128
+#define syscon_SCFG_isp0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x12C
+#define syscon_SCFG_isp1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x130
+#define syscon_SCFG_isp2_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x134
+#define syscon_SCFG_isp3_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x138
+#define syscon_SCFG_vin_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x13C
+#define syscon_SCFG_gmac_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x140
+#define syscon_SCFG_sdio0_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x144
+#define syscon_SCFG_sdio1_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x148
+#define syscon_SCFG_spi2ahb_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x14C
+#define syscon_SCFG_ezmst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x150
+#define syscon_SCFG_usb_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x154
+#define syscon_SCFG_hifi4_mst_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x158
+#define syscon_SCFG_hifi4_slv_remap_REG_ADDR  SYSCON_BASE_ADDR + 0x15C
+#define syscon_SCFG_hifi4_addr_REG_ADDR  SYSCON_BASE_ADDR + 0x160
+#define syscon_SCFG_qspi_REG_ADDR  SYSCON_BASE_ADDR + 0x190
+#define syscon_SCFG_intmem01_REG_ADDR  SYSCON_BASE_ADDR + 0x194
+#define syscon_SCFG_intmem23_REG_ADDR  SYSCON_BASE_ADDR + 0x198
+#define syscon_SCFG_bootrom_REG_ADDR  SYSCON_BASE_ADDR + 0x19C
+#define syscon_SCFG_vp6intc1_src1_0_REG_ADDR  SYSCON_BASE_ADDR + 0x1A0
+#define syscon_SCFG_vp6intc1_src1_1_REG_ADDR  SYSCON_BASE_ADDR + 0x1A4
+#define syscon_SCFG_vp6intc1_src1_2_REG_ADDR  SYSCON_BASE_ADDR + 0x1A8
+#define syscon_SCFG_dma1p2p_REG_ADDR  SYSCON_BASE_ADDR + 0x1AC
+#define syscon_SCFG_dmaezMst_REG_ADDR  SYSCON_BASE_ADDR + 0x1B0
+#define syscon_SCFG_gmac_REG_ADDR  SYSCON_BASE_ADDR + 0x1C0
+#define syscon_SCFG_sdio0_REG_ADDR  SYSCON_BASE_ADDR + 0x1C4
+#define syscon_SCFG_sdio1_REG_ADDR  SYSCON_BASE_ADDR + 0x1C8
+#define syscon_SCFG_spi2ahb_REG_ADDR  SYSCON_BASE_ADDR + 0x1CC
+#define syscon_SCFG_ezmst_REG_ADDR  SYSCON_BASE_ADDR + 0x1D0
+#define syscon_SCFG_sec_REG_ADDR  SYSCON_BASE_ADDR + 0x1D4
+#define syscon_SCFG_hsuart0_REG_ADDR  SYSCON_BASE_ADDR + 0x1E0
+#define syscon_SCFG_hsuart1_REG_ADDR  SYSCON_BASE_ADDR + 0x1E4
+#define syscon_SCFG_trng_REG_ADDR  SYSCON_BASE_ADDR + 0x1E8
+#define syscon_register61_REG_ADDR  SYSCON_BASE_ADDR + 0x200
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+#define syscon_register67_REG_ADDR  SYSCON_BASE_ADDR + 0x218
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+#define syscon_register73_REG_ADDR  SYSCON_BASE_ADDR + 0x230
+#define syscon_register74_REG_ADDR  SYSCON_BASE_ADDR + 0x234
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+#define syscon_register77_REG_ADDR  SYSCON_BASE_ADDR + 0x240
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+#define syscon_register98_REG_ADDR  SYSCON_BASE_ADDR + 0x294
+#define syscon_register99_REG_ADDR  SYSCON_BASE_ADDR + 0x298
+#define syscon_register100_REG_ADDR  SYSCON_BASE_ADDR + 0x29C
+#define syscon_register101_REG_ADDR  SYSCON_BASE_ADDR + 0x2A0
+#define syscon_register102_REG_ADDR  SYSCON_BASE_ADDR + 0x2A4
+#define syscon_register103_REG_ADDR  SYSCON_BASE_ADDR + 0x2A8
+#define syscon_register104_REG_ADDR  SYSCON_BASE_ADDR + 0x2AC
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+#define syscon_register106_REG_ADDR  SYSCON_BASE_ADDR + 0x2B4
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+#define syscon_register120_REG_ADDR  SYSCON_BASE_ADDR + 0x2EC
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+#define syscon_register123_REG_ADDR  SYSCON_BASE_ADDR + 0x2F8
+#define syscon_register124_REG_ADDR  SYSCON_BASE_ADDR + 0x2FC
+#define syscon_register125_REG_ADDR  SYSCON_BASE_ADDR + 0x300
+#define syscon_register126_REG_ADDR  SYSCON_BASE_ADDR + 0x304
+#define syscon_register127_REG_ADDR  SYSCON_BASE_ADDR + 0x308
+#define syscon_register128_REG_ADDR  SYSCON_BASE_ADDR + 0x30C
+#define syscon_register129_REG_ADDR  SYSCON_BASE_ADDR + 0x310
+#define syscon_register130_REG_ADDR  SYSCON_BASE_ADDR + 0x314
+#define syscon_register131_REG_ADDR  SYSCON_BASE_ADDR + 0x318
+#define syscon_register132_REG_ADDR  SYSCON_BASE_ADDR + 0x31C
+#define syscon_register133_REG_ADDR  SYSCON_BASE_ADDR + 0x320
+#define syscon_register134_REG_ADDR  SYSCON_BASE_ADDR + 0x324
+#define syscon_register135_REG_ADDR  SYSCON_BASE_ADDR + 0x328
+#define syscon_register136_REG_ADDR  SYSCON_BASE_ADDR + 0x32C
+#define syscon_register137_REG_ADDR  SYSCON_BASE_ADDR + 0x330
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+#define syscon_register140_REG_ADDR  SYSCON_BASE_ADDR + 0x33C
+#define syscon_register141_REG_ADDR  SYSCON_BASE_ADDR + 0x340
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+#define syscon_register144_REG_ADDR  SYSCON_BASE_ADDR + 0x34C
+#define syscon_register145_REG_ADDR  SYSCON_BASE_ADDR + 0x350
+#define syscon_register146_REG_ADDR  SYSCON_BASE_ADDR + 0x354
+#define syscon_register147_REG_ADDR  SYSCON_BASE_ADDR + 0x358
+#define syscon_register148_REG_ADDR  SYSCON_BASE_ADDR + 0x35C
+#define syscon_register149_REG_ADDR  SYSCON_BASE_ADDR + 0x360
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+#define syscon_register151_REG_ADDR  SYSCON_BASE_ADDR + 0x368
+#define syscon_register152_REG_ADDR  SYSCON_BASE_ADDR + 0x36C
+#define syscon_register153_REG_ADDR  SYSCON_BASE_ADDR + 0x370
+#define syscon_register154_REG_ADDR  SYSCON_BASE_ADDR + 0x374
+#define syscon_register155_REG_ADDR  SYSCON_BASE_ADDR + 0x378
+#define syscon_register156_REG_ADDR  SYSCON_BASE_ADDR + 0x37C
+#define syscon_register157_REG_ADDR  SYSCON_BASE_ADDR + 0x380
+#define syscon_register158_REG_ADDR  SYSCON_BASE_ADDR + 0x384
+#define syscon_register159_REG_ADDR  SYSCON_BASE_ADDR + 0x388
+#define syscon_register160_REG_ADDR  SYSCON_BASE_ADDR + 0x38C
+#define syscon_register161_REG_ADDR  SYSCON_BASE_ADDR + 0x390
+#define syscon_register162_REG_ADDR  SYSCON_BASE_ADDR + 0x394
+#define syscon_register163_REG_ADDR  SYSCON_BASE_ADDR + 0x398
+#define syscon_register164_REG_ADDR  SYSCON_BASE_ADDR + 0x39C
+#define syscon_register165_REG_ADDR  SYSCON_BASE_ADDR + 0x3A0
+
+#define _GET_SYSCON_REG_SCFG_u74_debug_ndreset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_debug_dmactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_halt_from_tile0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_halt_from_tile1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_u74_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_globclk_ovr_on(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_globclk_ovr_on(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_disable_clock_gating(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_disable_clock_gating(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_direct_reset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_SCFG_nbdla_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_direct_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_x_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_x_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_x_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_a_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_a_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_a_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_c_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_c_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_c_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_o_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_o_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_o_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_p_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nbdla_pwrbus_ram_p_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nbdla_pwrbus_ram_p_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_RunStall(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_RunStall(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_StatVectorSel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_StatVectorSel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_OCDHaltOnReset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_OCDHaltOnReset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_TrigIn_iDMA(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_TrigIn_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_BreakIn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_BreakIn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_BreakOutAck(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_BreakOutAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_NInvasive_DBGEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_NInvasive_DBGEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_NNoninvasive_NIDEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_NNoninvasive_NIDEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_SInvasive_SPIDEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_SInvasive_SPIDEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_SNoninvasive_SPNIDEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_SNoninvasive_SPNIDEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_ctrl_PBCLKEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_SCFG_vp6_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_ctrl_PBCLKEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_ctrl_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_PRID(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(syscon_SCFG_vp6_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PRID(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_PWaitMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_DoubleExceptionError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_PFatalInfoValid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_PFatalError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_ArithmeticException(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_debug_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_XOCDMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_TrigOut_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_BreakInAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_status_BreakOut(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_status_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_Pfatal_PFatalInfo(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_Pfatal_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_rstVec_AltResetVec(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_rstVec_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_vp6_rstVec_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_rstVec_AltResetVec(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_rstVec_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalProcWakeup(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalProcWakeup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalMemWakeup(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalMemWakeup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalDebugWakeup(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoExternalDebugWakeup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_PSO_PcmReset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_SCFG_vp6_PSO_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PcmReset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoShutProcOffOnPWait(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainOffMem(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainoffDebug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_PSO_PsoDomainOffProc(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_PSO_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_jpegc_cur_inst_a(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_SCFG_wave511_vpu_idle(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_wave521_vpu_idle(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gc300_csys_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_gc300_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_csys_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_cactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_csys_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_debug_out(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gc300_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_cmsensor_rst0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_cmsensor_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_cmsensor_rst0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_cmsensor_rst1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_cmsensor_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_cmsensor_rst1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_cmsensor_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_mst_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_mst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_vp6_mst_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_mst_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_mst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_slv_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_slv_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_vp6_slv_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_slv_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_slv_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_addr_sys_offset_high(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF); \
+	_ezchip_macro_read_value_ |= (v&0x3FF); \
+	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_addr_sys_offset_high(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_addr_idma_offset_high(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<12); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<12; \
+	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_addr_idma_offset_high(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_addr_sys_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<24; \
+	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_addr_sys_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6_addr_idma_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<28); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<28; \
+	MA_OUTW(syscon_SCFG_vp6_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6_addr_idma_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6_addr_REG_ADDR) >> 28; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne0_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne0_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_nne0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne0_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne1_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne1_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_nne1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne1_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne2_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne2_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne2_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne2_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_nne2_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_nne2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_nne2_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_nne2_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp0_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_disp1_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpegc_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpegc_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpegc_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpegc_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpegc_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_jpegc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpegc_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_jpegc_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave511_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave511_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave511_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave511_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave511_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_wave511_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave511_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave511_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave521_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave521_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave521_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave521_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_wave521_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_wave521_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_wave521_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_wave521_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp0_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp1_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp2_remap_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp2_remap_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp2_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp2_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp2_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_isp2_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp2_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp2_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp3_remap_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
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+	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp3_remap_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp3_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp3_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp3_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_isp3_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp3_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_isp3_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vin_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_gmac_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_sdio0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_SCFG_sdio1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<4; \
+	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_spi2ahb_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_spi2ahb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_spi2ahb_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_ezmst_remap_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_ezmst_remap_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_ezmst_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_ezmst_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_ezmst_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_ezmst_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_ezmst_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<4); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<4; \
+	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_usb_remap_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_mst_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_mst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_hifi4_mst_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_mst_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_mst_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_slv_remap_addr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_slv_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_hifi4_slv_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_slv_remap_addr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_slv_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_addr_sys_high_8bit(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_addr_sys_high_8bit(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_addr_idma_high_10bit(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_addr_idma_high_10bit(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_addr_sys_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<16; \
+	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_addr_sys_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hifi4_addr_idma_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<20); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<20; \
+	MA_OUTW(syscon_SCFG_hifi4_addr_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hifi4_addr_idma_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hifi4_addr_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_qspi_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_qspi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_qspi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_qspi_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_qspi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intmem01_sram0_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_intmem01_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intmem01_sram0_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intmem01_sram1_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_intmem01_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intmem01_sram1_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem01_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intmem23_sram2_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_intmem23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intmem23_sram2_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intmem23_sram3_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_intmem23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intmem23_sram3_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_intmem23_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_bootrom_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_bootrom_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_bootrom_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_bootrom_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_bootrom_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_0_int(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF); \
+	_ezchip_macro_read_value_ |= (v&0x3FF); \
+	MA_OUTW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_0_int(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_1_int(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF<<10); \
+	_ezchip_macro_read_value_ |= (v&0x3FF)<<10; \
+	MA_OUTW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_1_int(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_1_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vp6intc1_src1_2_int(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<20); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<20; \
+	MA_OUTW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vp6intc1_src1_2_int(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_vp6intc1_src1_2_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dma1p2p_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_dma1p2p_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_dma1p2p_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dma1p2p_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_dma1p2p_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_dmaezMst_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_dmaezMst_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_SCFG_dmaezMst_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_dmaezMst_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_dmaezMst_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_speed(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_tx_ckg_ctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_phy_intf_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<4); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<4; \
+	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_phy_intf_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_phy_rstn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_phy_rstn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gmac_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_gmac_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_gmac_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_m_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_m_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio0_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_sdio0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio0_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_m_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_m_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sdio1_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_SCFG_sdio1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sdio1_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sdio1_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_mode(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(syscon_SCFG_spi2ahb_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_SCFG_spi2ahb_spi2ahb_sleep(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_spi2ahb_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_ezmst_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_ezmst_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_ezmst_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_ezmst_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_sec_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_sec_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_sec_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_sec_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_sec_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hsuart0_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_hsuart0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hsuart0_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_hsuart1_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_SCFG_hsuart1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_hsuart1_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_hsuart1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_SCFG_trng_secure_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_trng_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_trng_nonce_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_SCFG_trng_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_0_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_0_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_1_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_1_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_2_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_2_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_3_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_3_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_4_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_4_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_5_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_5_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_6_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_6_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_7_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_7_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_8_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_8_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_9_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_9_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_10_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_10_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_11_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_11_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_12_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_12_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_13_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_13_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_14_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_14_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_evemon_15_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<15; \
+	MA_OUTW(syscon_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_evemon_15_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register61_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_0_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_1_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_2_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_3_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_4_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_5_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_6_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_7_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_8_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_9_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_10_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_11_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_12_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_13_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_14_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register62_oic_evemon_15_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register62_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register63_oic_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_oic_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register63_oic_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<4; \
+	MA_OUTW(syscon_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_oic_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _GET_SYSCON_REG_register63_oic_interrupts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _GET_SYSCON_REG_register63_oic_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register63_oic_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register63_oic_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register63_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register64_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register68_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register69_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register70_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register71_oic_qch_clock_stop_threshold_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register71_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register71_oic_qch_clock_stop_threshold_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register72_oic_qch_clock_stop_threshold_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register72_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register72_oic_qch_clock_stop_threshold_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register73_oic_ignore_modifiable_12(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_register73_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register73_oic_ignore_modifiable_12(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register73_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register74_oic_qch_clock_stop_threshold_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register74_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register74_oic_qch_clock_stop_threshold_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc0_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc0_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc0_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc1_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc1_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register75_ddrc1_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register75_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register76_ddrc0_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_ddrc0_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register76_ddrc0_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<4); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<4; \
+	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_ddrc0_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register76_ddrc1_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_ddrc1_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register76_ddrc1_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<9); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<9; \
+	MA_OUTW(syscon_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_ddrc1_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register76_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register77_CLOCK_GATING_OFF(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register77_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register77_CLOCK_GATING_OFF(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register78_CC_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register78_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register78_CC_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register78_CC_HOST_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register78_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register78_CC_HOST_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register78_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register79_CC_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register79_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register79_CC_HOST_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register79_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_CC_RP_0D9_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_CC_RP_0D9_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_CC_RP_1D5_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_CC_RP_1D5_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_CC_RP_3D0_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_CC_RP_3D0_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_LFPSRX_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_LFPSRX_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_LPM_ALIVE(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_LPM_ALIVE(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_LS_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_LS_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_PIPE_DataBusWidth(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<6); \
+	_ezchip_macro_read_value_ |= (v&0x3)<<6; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_PIPE_DataBusWidth(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register80_PLL_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_PLL_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_SourceSync(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_SourceSync(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_U3_EQ_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_U3_EQ_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_U3_HOST_PHY(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_U3_HOST_PHY(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_U3_SSCG_ON(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_U3_SSCG_ON(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_U3_SSRX_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_U3_SSRX_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_U3_SSTX_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_U3_SSTX_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_UTMI_DATABUS16_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<15; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_UTMI_DATABUS16_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_UTMI_VCONTROLLOADM(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<16; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_UTMI_VCONTROLLOADM(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register80_VCONTROL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<17); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<17; \
+	MA_OUTW(syscon_register80_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register80_VCONTROL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register80_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_REF_OPT0_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_REF_OPT1_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_REF_OPT2_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_OPT_HYS_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_RP_0D9_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_RP_1D5_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register81_CC_RP_3D0_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register81_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register82_adp_probe_ana(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register82_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register82_adp_probe_ana(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register82_adp_sense_ana(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register82_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register82_adp_sense_ana(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register82_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_adp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_adp_probe_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_adp_sense_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_adp_sink_current_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_adp_source_current_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register83_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_aux_app_clk_125_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_aux_app_clk_125_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_dcd_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_dcd_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_debug_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_debug_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_dm_vdat_ref_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_dm_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_dm_vlgc_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_dm_vlgc_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_dp_vdat_ref_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_dp_vdat_ref_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register84_host_system_err(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register84_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register84_host_system_err(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register84_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_armmusid_m(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register85_aux_app_clk_125_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_awmmusid_m(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register85_bc_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_debug_out(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_dm_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_dm_vlgc_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_dp_vdat_ref_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 21; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_drive_vbus(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 22; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_hsystem_err_ext(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 23; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_idm_sink_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_idp_sink_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 25; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register85_idp_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register85_REG_ADDR) >> 26; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register86_idp_sink_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register86_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register87_lpm_clk_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_lpm_clk_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register87_ltm_host_req_halt(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_ltm_host_req_halt(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register87_mdctrl_clk_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_mdctrl_clk_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register87_mode_strap(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<3); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<3; \
+	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_mode_strap(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register87_overcurrent_n(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_overcurrent_n(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register87_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register88_lowest_belt(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _GET_SYSCON_REG_register88_lpm_clk_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register88_ltm_host_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register88_mdctrl_clk_status(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register88_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_rid_a_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_rid_a_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_rid_b_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_rid_b_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_rid_c_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_rid_c_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_rid_float_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_rid_float_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_rid_gnd_comp_sts(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_rid_gnd_comp_sts(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_scanen_cg(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_scanen_cg(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_stb_clk_predft(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_stb_clk_predft(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_usbdev_main_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_usbdev_main_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register89_usbdev_main_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_usbdev_main_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register89_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_rid_float_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_rid_nonfloat_comp_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_sof(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_usbdev_main_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_usbdev_main_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_usbdev_main_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register90_usbdev_main_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register90_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_usbdev_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_usbdev_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_usbdev_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_usbdev_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_utmi_iddig(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_utmi_iddig(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_utmi_sessvld(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_utmi_sessvld(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_utmi_vbusvalid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_utmi_vbusvalid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_wakeup(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_wakeup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_xhc_d0_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_xhc_d0_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_xhci_debug_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<7; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_xhci_debug_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register91_xhci_main_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_xhci_main_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_xhci_main_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_xhci_main_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register91_xhci_power_off_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
+	MA_OUTW(syscon_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_xhci_power_off_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register91_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_usbdev_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_usbdev_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_usbdev_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_usbdev_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_utmi_idpullup(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_utmi_sleepm(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_vdm_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_vdp_src_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register92_xhc_d0_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register92_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register93_xhci_debug_bus(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register93_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register94_xhci_debug_link_state(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fffffff;\
+}
+
+#define _GET_SYSCON_REG_register94_xhci_main_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register94_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register95_xhci_main_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register95_xhci_main_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register95_xhci_power_off_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register95_xhci_power_off_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register95_xhci_power_on_ready(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register95_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register96_xhci_power_on_valid(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register96_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register96_xhci_power_on_valid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register97_xhci_power_on_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register97_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register98_IDPAD_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register98_IDPAD_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register98_OSCOUTEN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register98_OSCOUTEN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register98_OUTCLKSEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_register98_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register98_OUTCLKSEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register98_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register99_ICC_10U_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register99_ICC_10U_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register99_ICC_90U_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register99_ICC_90U_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register99_IDPAD_EN_A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register99_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register100_SCFG_usb_sram_config31to0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register100_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register100_SCFG_usb_sram_config31to0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register101_SCFG_usb_sram_config55to32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(syscon_register101_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register101_SCFG_usb_sram_config55to32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register102_pwrup_rst_n(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register102_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register102_pwrup_rst_n(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register102_PONRST(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_register102_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register102_PONRST(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register102_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register103_usb_xcfgin2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register103_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register104_usb_xcfgin0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register104_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register105_usb_xcfgin1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register105_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register106_usb_xcfgin3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register106_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register107_usb_xcfgin4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register107_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register108_usb_xcfgin5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register108_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register109_usb_xcfgin6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register109_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register110_usb_xcfgin7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register110_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register111_usb_xcfgin8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register111_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register112_usb_xcfgin10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register112_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register113_usb_xcfgin9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register113_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register114_usb_xcfgin11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register114_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _GET_SYSCON_REG_register115_usb_xcfgout0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register115_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _GET_SYSCON_REG_register116_usb_xcfgout1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register116_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1ffff;\
+}
+
+#define _SET_SYSCON_REG_register117_SCFG_io_padshare_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register117_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(syscon_register117_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register117_SCFG_io_padshare_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register117_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register118_SCFG_qspi_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register118_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7F); \
+	_ezchip_macro_read_value_ |= (v&0x7F); \
+	MA_OUTW(syscon_register118_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register118_SCFG_qspi_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register118_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7f;\
+}
+
+#define _SET_SYSCON_REG_register119_SCFG_gpio1_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register119_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register119_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register119_SCFG_gpio1_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register119_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register120_SCFG_gpio2_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register120_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register120_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register120_SCFG_gpio2_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register120_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register121_SCFG_gpio3_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register121_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register121_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register121_SCFG_gpio3_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register121_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register122_SCFG_gpio4_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register122_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register122_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register122_SCFG_gpio4_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register122_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register123_SCFG_gpio5_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register123_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register123_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register123_SCFG_gpio5_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register123_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register124_SCFG_gpio6_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register124_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register124_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register124_SCFG_gpio6_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register124_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register125_SCFG_gpio7_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register125_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register125_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register125_SCFG_gpio7_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register125_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register126_SCFG_gpio8_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register126_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register126_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register126_SCFG_gpio8_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register126_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register127_SCFG_gpio9_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register127_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register127_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register127_SCFG_gpio9_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register127_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register128_SCFG_gpio10_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register128_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register128_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register128_SCFG_gpio10_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register128_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register129_SCFG_gpio11_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register129_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register129_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register129_SCFG_gpio11_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register129_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register130_SCFG_gpio12_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register130_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register130_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register130_SCFG_gpio12_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register130_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register131_SCFG_gpio13_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register131_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register131_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register131_SCFG_gpio13_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register131_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register132_SCFG_funcshare0_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register132_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register132_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register132_SCFG_funcshare0_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register132_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register133_SCFG_funcshare1_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register133_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register133_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register133_SCFG_funcshare1_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register133_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register134_SCFG_funcshare2_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register134_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register134_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register134_SCFG_funcshare2_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register134_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register135_SCFG_funcshare4_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register135_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register135_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register135_SCFG_funcshare4_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register135_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register136_SCFG_funcshare3_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register136_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register136_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register136_SCFG_funcshare3_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register136_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register137_SCFG_funcshare5_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register137_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register137_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register137_SCFG_funcshare5_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register137_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register138_SCFG_funcshare6_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register138_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register138_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register138_SCFG_funcshare6_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register138_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register139_SCFG_funcshare7_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register139_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register139_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register139_SCFG_funcshare7_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register139_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register140_SCFG_funcshare8_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register140_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register140_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register140_SCFG_funcshare8_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register140_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register141_SCFG_funcshare9_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register141_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register141_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register141_SCFG_funcshare9_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register141_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register142_SCFG_funcshare10_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register142_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register142_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register142_SCFG_funcshare10_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register142_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register143_SCFG_funcshare11_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register143_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register143_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register143_SCFG_funcshare11_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register143_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register144_SCFG_funcshare12_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register144_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register144_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register144_SCFG_funcshare12_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register144_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register145_SCFG_funcshare13_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register145_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register145_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register145_SCFG_funcshare13_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register145_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register146_SCFG_funcshare14_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register146_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register146_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register146_SCFG_funcshare14_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register146_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register147_SCFG_funcshare15_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register147_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register147_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register147_SCFG_funcshare15_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register147_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register148_SCFG_funcshare16_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register148_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register148_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register148_SCFG_funcshare16_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register148_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register149_SCFG_funcshare17_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register149_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register149_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register149_SCFG_funcshare17_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register149_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register150_SCFG_funcshare18_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register150_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register150_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register150_SCFG_funcshare18_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register150_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register151_SCFG_funcshare19_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register151_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register151_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register151_SCFG_funcshare19_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register151_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register152_SCFG_funcshare20_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register152_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register152_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register152_SCFG_funcshare20_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register152_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register153_SCFG_funcshare21_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register153_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register153_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register153_SCFG_funcshare21_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register153_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register154_SCFG_funcshare22_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register154_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register154_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register154_SCFG_funcshare22_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register154_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register155_SCFG_funcshare23_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register155_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register155_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register155_SCFG_funcshare23_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register155_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register156_SCFG_funcshare24_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register156_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register156_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register156_SCFG_funcshare24_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register156_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register157_SCFG_funcshare25_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register157_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register157_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register157_SCFG_funcshare25_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register157_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register158_SCFG_funcshare26_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register158_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register158_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register158_SCFG_funcshare26_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register158_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register159_SCFG_funcshare27_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register159_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register159_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register159_SCFG_funcshare27_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register159_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register160_SCFG_funcshare28_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register160_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register160_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register160_SCFG_funcshare28_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register160_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register161_SCFG_funcshare29_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register161_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register161_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register161_SCFG_funcshare29_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register161_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register162_SCFG_funcshare30_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register162_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register162_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register162_SCFG_funcshare30_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register162_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register163_SCFG_funcshare31_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register163_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(syscon_register163_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register163_SCFG_funcshare31_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register163_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register164_SCFG_gpio0_ioctrl(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register164_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_register164_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register164_SCFG_gpio0_ioctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register164_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register165_axi4_chiplink_intr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_register165_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_register165_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register165_axi4_chiplink_intr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_register165_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#endif //_SYSCON_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/syscon_remap_vp6_noc_macro.h b/arch/riscv/include/asm/arch-jh7100/syscon_remap_vp6_noc_macro.h
new file mode 100644
index 0000000000..c650f077f9
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/syscon_remap_vp6_noc_macro.h
@@ -0,0 +1,1980 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* syscon_remap_vp6_noc_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _SYSCON_REMAP_VP6_NOC_MACRO_H_
+#define _SYSCON_REMAP_VP6_NOC_MACRO_H_
+
+//#define SYSCON_REMAP_VP6_NOC_BASE_ADDR 0x0
+#define syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x38
+#define syscon_remap_vp6_noc_SCFG_vdec_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x3C
+#define syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x40
+#define syscon_remap_vp6_noc_SCFG_venc_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x44
+#define syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x48
+#define syscon_remap_vp6_noc_SCFG_isp0_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x4C
+#define syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x50
+#define syscon_remap_vp6_noc_SCFG_isp1_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x54
+#define syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x58
+#define syscon_remap_vp6_noc_SCFG_vin_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x5C
+#define syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x60
+#define syscon_remap_vp6_noc_SCFG_disp0_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x64
+#define syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x68
+#define syscon_remap_vp6_noc_SCFG_disp1_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x6C
+#define syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x70
+#define syscon_remap_vp6_noc_SCFG_usb_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x74
+#define syscon_remap_vp6_noc_register29_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x78
+#define syscon_remap_vp6_noc_register30_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x7C
+#define syscon_remap_vp6_noc_register31_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x80
+#define syscon_remap_vp6_noc_register32_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x84
+#define syscon_remap_vp6_noc_register33_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x88
+#define syscon_remap_vp6_noc_register34_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x8C
+#define syscon_remap_vp6_noc_register35_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x90
+#define syscon_remap_vp6_noc_register36_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x94
+#define syscon_remap_vp6_noc_register37_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x98
+#define syscon_remap_vp6_noc_register38_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x9C
+#define syscon_remap_vp6_noc_register39_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xA0
+#define syscon_remap_vp6_noc_register40_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xA4
+#define syscon_remap_vp6_noc_register41_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xA8
+#define syscon_remap_vp6_noc_register42_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xAC
+#define syscon_remap_vp6_noc_register43_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xB0
+#define syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xB4
+#define syscon_remap_vp6_noc_SCFG_jpeg_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xB8
+#define syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xBC
+#define syscon_remap_vp6_noc_SCFG_gc300_remap_bound_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xC0
+#define syscon_remap_vp6_noc_register51_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xD0
+#define syscon_remap_vp6_noc_register52_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xD4
+#define syscon_remap_vp6_noc_register53_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xD8
+#define syscon_remap_vp6_noc_register54_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xDC
+#define syscon_remap_vp6_noc_register55_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xE0
+#define syscon_remap_vp6_noc_register56_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xE4
+#define syscon_remap_vp6_noc_register57_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xE8
+#define syscon_remap_vp6_noc_register58_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xEC
+#define syscon_remap_vp6_noc_register59_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xF0
+#define syscon_remap_vp6_noc_register60_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xF4
+#define syscon_remap_vp6_noc_register61_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xF8
+#define syscon_remap_vp6_noc_register62_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0xFC
+#define syscon_remap_vp6_noc_register63_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x100
+#define syscon_remap_vp6_noc_register64_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x104
+#define syscon_remap_vp6_noc_register65_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x108
+#define syscon_remap_vp6_noc_register66_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x10C
+#define syscon_remap_vp6_noc_register67_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x110
+#define syscon_remap_vp6_noc_register68_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x114
+#define syscon_remap_vp6_noc_register69_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x118
+#define syscon_remap_vp6_noc_register70_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x11C
+#define syscon_remap_vp6_noc_register71_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x120
+#define syscon_remap_vp6_noc_register72_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x124
+#define syscon_remap_vp6_noc_register75_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x130
+#define syscon_remap_vp6_noc_register76_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x134
+#define syscon_remap_vp6_noc_register77_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x138
+#define syscon_remap_vp6_noc_register78_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x13C
+#define syscon_remap_vp6_noc_register79_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x140
+#define syscon_remap_vp6_noc_register81_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x148
+#define syscon_remap_vp6_noc_register82_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x14C
+#define syscon_remap_vp6_noc_register83_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x150
+#define syscon_remap_vp6_noc_register84_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x154
+#define syscon_remap_vp6_noc_register85_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x15C
+#define syscon_remap_vp6_noc_register87_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x164
+#define syscon_remap_vp6_noc_register88_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x168
+#define syscon_remap_vp6_noc_register89_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x16C
+#define syscon_remap_vp6_noc_register90_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x170
+#define syscon_remap_vp6_noc_register91_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x174
+#define syscon_remap_vp6_noc_register92_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x178
+#define syscon_remap_vp6_noc_register93_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x17C
+#define syscon_remap_vp6_noc_register94_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x180
+#define syscon_remap_vp6_noc_register95_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x184
+#define syscon_remap_vp6_noc_register96_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x188
+#define syscon_remap_vp6_noc_register97_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x18C
+#define syscon_remap_vp6_noc_register98_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x190
+#define syscon_remap_vp6_noc_register99_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x194
+#define syscon_remap_vp6_noc_register100_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x198
+#define syscon_remap_vp6_noc_register101_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x19C
+#define syscon_remap_vp6_noc_register102_REG_ADDR  SYSCON_REMAP_VP6_NOC_BASE_ADDR + 0x1A0
+
+#define _SET_SYSCON_REG_SCFG_vdec_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vdec_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vdec_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vdec_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vdec_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vdec_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vdec_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vdec_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vdec_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vdec_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_venc_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_venc_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_venc_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_venc_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_venc_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_venc_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_venc_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
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+	MA_OUTW(syscon_remap_vp6_noc_SCFG_venc_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_venc_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_venc_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp0_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp0_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp0_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp0_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR); \
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+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_isp1_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_isp1_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_isp1_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_isp1_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_vin_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_vin_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_vin_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_vin_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp0_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp0_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp0_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp0_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_disp1_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_disp1_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_disp1_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_disp1_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
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+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_usb_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_usb_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_usb_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_usb_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register29_SCFG_sdio0_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_SCFG_sdio0_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register29_sdio0_remap_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_sdio0_remap_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register29_SCFG_sdio0_remap_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_SCFG_sdio0_remap_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register29_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register30_SCFG_sdio0_remap_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_SCFG_sdio0_remap_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register31_SCFG_sdio1_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register31_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register31_SCFG_sdio1_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register31_sdio1_remap_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_register31_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register31_sdio1_remap_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register31_SCFG_sdio1_remap_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_register31_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register31_SCFG_sdio1_remap_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register31_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register32_SCFG_sdio1_remap_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register32_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register32_SCFG_sdio1_remap_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register33_SCFG_gmac_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_SCFG_gmac_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register33_gmac_remap_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_gmac_remap_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register33_SCFG_gmac_remap_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_SCFG_gmac_remap_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register33_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register34_SCFG_gmac_remap_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_SCFG_gmac_remap_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register35_SCFG_spi2ahb_maddr_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register35_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register35_SCFG_spi2ahb_maddr_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_register36_SCFG_e24_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register36_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register36_SCFG_e24_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register37_SCFG_e24_remap_start0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_SCFG_e24_remap_start0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register37_SCFG_e24_remap_offset0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3FFF)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_SCFG_e24_remap_offset0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register37_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3fff;\
+}
+
+#define _SET_SYSCON_REG_register38_SCFG_e24_remap_start1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_SCFG_e24_remap_start1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register38_SCFG_e24_remap_offset1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3FFF)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_SCFG_e24_remap_offset1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register38_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3fff;\
+}
+
+#define _SET_SYSCON_REG_register39_SCFG_e24_remap_upbound0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_SCFG_e24_remap_upbound0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register39_SCFG_e24_remap_upbound1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF)<<16; \
+	MA_OUTW(syscon_remap_vp6_noc_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_SCFG_e24_remap_upbound1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register39_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register40_SCFG_ezmst_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register40_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register40_SCFG_ezmst_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register41_ezmst_remap_start0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register41_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register41_ezmst_remap_start0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register41_SCFG_ezmst_remap_offset0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3FFF)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register41_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register41_SCFG_ezmst_remap_offset0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register41_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3fff;\
+}
+
+#define _SET_SYSCON_REG_register42_ezmst_remap_start1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register42_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register42_ezmst_remap_start1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register42_SCFG_ezmst_remap_offset1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3FFF)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register42_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register42_SCFG_ezmst_remap_offset1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register42_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3fff;\
+}
+
+#define _SET_SYSCON_REG_register43_SCFG_ezmst_remap_upbound0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register43_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register43_SCFG_ezmst_remap_upbound0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register43_SCFG_ezmst_upbound_addr1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF)<<16; \
+	MA_OUTW(syscon_remap_vp6_noc_register43_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register43_SCFG_ezmst_upbound_addr1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register43_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpeg_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpeg_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpeg_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpeg_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpeg_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpeg_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_jpeg_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_jpeg_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_jpeg_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_jpeg_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gc300_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gc300_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gc300_remap_offset_addr(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xFFF)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_remap_offset_addr(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xfff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_gc300_remap_bound_addr0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FFF); \
+	_ezchip_macro_read_value_ |= (v&0x7FFF); \
+	MA_OUTW(syscon_remap_vp6_noc_SCFG_gc300_remap_bound_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_gc300_remap_bound_addr0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_SCFG_gc300_remap_bound_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7fff;\
+}
+
+#define _SET_SYSCON_REG_register51_CLOCK_GATING_OFF(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register51_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register51_CLOCK_GATING_OFF(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register52_ddrc0_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_ddrc0_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register52_ddrc0_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<1); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_ddrc0_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register52_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _GET_SYSCON_REG_register53_ddrc0_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register53_ddrc0_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register53_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register53_ddrc0_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register53_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register54_ddrc1_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(syscon_remap_vp6_noc_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_ddrc1_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register54_ddrc1_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_remap_vp6_noc_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_ddrc1_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register54_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register55_ddrc1_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register55_ddrc1_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register55_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register55_ddrc1_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register55_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_0_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_0_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_1_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_1_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_2_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_2_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_3_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_3_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_4_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_4_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_5_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_5_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_6_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_6_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_7_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_7_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_8_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_8_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_9_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_9_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_10_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_10_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_11_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_11_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_12_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_12_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register56_oic_evemon_13_start(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(syscon_remap_vp6_noc_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_oic_evemon_13_start(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register56_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_0_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_1_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_2_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_3_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_4_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_5_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_6_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_7_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_8_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_9_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_10_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_11_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_12_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register57_oic_evemon_13_trigger(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register57_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<5; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<6; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<7; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<8; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<9; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<10; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<11; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_12(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<12; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_12(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_13(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<13; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_13(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register58_oic_ignore_modifiable_14(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<14; \
+	MA_OUTW(syscon_remap_vp6_noc_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_oic_ignore_modifiable_14(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register58_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register59_oic_preq(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_oic_preq(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register59_oic_pstate(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_oic_pstate(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register59_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _GET_SYSCON_REG_register60_oic_paccept(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register60_oic_pactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register60_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _GET_SYSCON_REG_register60_oic_pdeny(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register60_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register61_oic_qch_clock_stop_threshold_0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_oic_qch_clock_stop_threshold_0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register62_oic_qch_clock_stop_threshold_1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register62_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register62_oic_qch_clock_stop_threshold_1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register63_oic_qch_clock_stop_threshold_2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_oic_qch_clock_stop_threshold_2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_3(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register64_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register64_oic_qch_clock_stop_threshold_3(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_4(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_oic_qch_clock_stop_threshold_4(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_5(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_oic_qch_clock_stop_threshold_5(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_oic_qch_clock_stop_threshold_6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_7(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register68_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register68_oic_qch_clock_stop_threshold_7(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_8(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register69_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register69_oic_qch_clock_stop_threshold_8(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_9(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register70_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register70_oic_qch_clock_stop_threshold_9(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register71_SCFG_vp6_PWaitMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register72_u0_syscon_162_SCFG_vp6_PSO_PsoShutProcOffOnPWait(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register72_u0_syscon_162_SCFG_vp6_PSO_PsoDomainOffMem(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register72_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register72_u0_syscon_162_SCFG_vp6_PSO_PsoDomainoffDebug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register72_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register72_u0_syscon_162_SCFG_vp6_PSO_PsoDomainOffProc(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register72_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register75_SCFG_vp6_PRID(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register75_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register75_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register75_SCFG_vp6_PRID(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register75_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register76_SCFG_vp6_RunStall(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_SCFG_vp6_RunStall(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register76_SCFG_vp6_StatVectorSel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_SCFG_vp6_StatVectorSel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register76_SCFG_vp6_OCDHaltOnReset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_remap_vp6_noc_register76_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register76_SCFG_vp6_OCDHaltOnReset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register76_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register77_u0_syscon_162_SCFG_vp6_rstVec_AltResetVec(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register77_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register77_u0_syscon_162_SCFG_vp6_rstVec_AltResetVec(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register77_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register78_SCFG_vp6_TrigIn_iDMA(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register78_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register78_SCFG_vp6_TrigIn_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register78_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register79_SCFG_vp6_TrigOut_iDMA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register79_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register81_SCFG_vp6_BreakIn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register81_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register81_SCFG_vp6_BreakIn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register81_SCFG_vp6_BreakOutAck(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register81_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register81_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register81_SCFG_vp6_BreakOutAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register81_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register82_SCFG_vp6_BreakInAck(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register82_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register82_SCFG_vp6_BreakOut(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register82_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_DoubleExceptionError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_PFatalInfoValid(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_PFatalError(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_ArithmeticException(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_debug_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register83_SCFG_vp6_XOCDMode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register83_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register84_SCFG_vp6_PFatalInfo(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register84_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register85_oic_qch_clock_stop_threshold_10(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register85_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register85_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register85_oic_qch_clock_stop_threshold_10(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register85_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register87_oic_qch_clock_stop_threshold_11(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register87_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register87_oic_qch_clock_stop_threshold_11(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register87_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register88_SCFG_vp6sys_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register88_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register88_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register88_SCFG_vp6sys_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register88_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register89_SCFG_vp6sys_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register89_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register89_SCFG_vp6sys_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register89_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register90_SCFG_sys_remapped_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register90_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register90_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register90_SCFG_sys_remapped_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register90_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register91_SCFG_vp6idma_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register91_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register91_SCFG_vp6idma_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register91_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register92_SCFG_vp6idma_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register92_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register92_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register92_SCFG_vp6idma_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register92_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register93_SCFG_idma_remapped_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register93_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register93_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register93_SCFG_idma_remapped_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register93_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register94_SCFG_vp6sys_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register94_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register94_SCFG_vp6sys_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register94_SCFG_vp6idma_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register94_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register94_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register94_SCFG_vp6idma_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register94_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register95_SCFG_hifi4_remap_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register95_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register95_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register95_SCFG_hifi4_remap_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register95_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register96_SCFG_hifi4_remap_start_point(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register96_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register96_SCFG_hifi4_remap_start_point(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register96_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register97_SCFG_hifi4_remap_offset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register97_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFF); \
+	MA_OUTW(syscon_remap_vp6_noc_register97_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register97_SCFG_hifi4_remap_offset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register97_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register98_SCFG_hifi4_remap_upbound(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFF); \
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+}
+
+#define _GET_SYSCON_REG_register98_SCFG_hifi4_remap_upbound(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register98_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xfffff;\
+}
+
+#define _SET_SYSCON_REG_register99_dsp0_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register99_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register99_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register99_dsp0_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register99_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register100_dsp1_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register100_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register100_dsp1_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register100_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register101_BreakIn_0_syscon(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_remap_vp6_noc_register101_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register101_BreakIn_0_syscon(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register101_BreakOutAck_0_syscon(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register101_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
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+}
+
+#define _GET_SYSCON_REG_register101_BreakOutAck_0_syscon(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register101_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register102_BreakIn_1_syscon(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
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+	MA_OUTW(syscon_remap_vp6_noc_register102_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register102_BreakIn_1_syscon(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register102_BreakOutAck_1_syscon(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register102_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_remap_vp6_noc_register102_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register102_BreakOutAck_1_syscon(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_remap_vp6_noc_register102_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#endif //_SYSCON_REMAP_VP6_NOC_MACRO_H_
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new file mode 100644
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--- /dev/null
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+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
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+* syscon_simu_test_top C MACRO generated by ezchip
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+
+#define _SET_SYSCON_REG_register0_simu_debug(v) { \
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+
+#define _GET_SYSCON_REG_register0_simu_debug(_ezchip_macro_read_value_) { \
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+
+#define _SET_SYSCON_REG_register1_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
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+	MA_OUTW(syscon_simu_test_register1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register1_simu_debug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_simu_test_register1_REG_ADDR); \
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+}
+
+#define _SET_SYSCON_REG_register2_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register2_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_register2_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register3_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register3_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_register3_simu_debug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_simu_test_register3_REG_ADDR); \
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+}
+
+#define _SET_SYSCON_REG_register4_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register4_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_register4_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register5_simu_debug(v) { \
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+}
+
+#define _GET_SYSCON_REG_register5_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register6_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register6_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_register6_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register7_simu_debug(v) { \
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+
+#define _GET_SYSCON_REG_register7_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register8_simu_debug(v) { \
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+}
+
+#define _GET_SYSCON_REG_register8_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register9_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register9_REG_ADDR); \
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+	MA_OUTW(syscon_simu_test_register9_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register9_simu_debug(_ezchip_macro_read_value_) { \
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+}
+
+#define _SET_SYSCON_REG_register10_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register10_REG_ADDR); \
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+	MA_OUTW(syscon_simu_test_register10_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register10_simu_debug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_simu_test_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register11_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register11_REG_ADDR); \
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+	MA_OUTW(syscon_simu_test_register11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register11_simu_debug(_ezchip_macro_read_value_) { \
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+#define _SET_SYSCON_REG_register12_simu_debug(v) { \
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+
+#define _GET_SYSCON_REG_register12_simu_debug(_ezchip_macro_read_value_) { \
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+#define _SET_SYSCON_REG_register13_simu_debug(v) { \
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+
+#define _GET_SYSCON_REG_register13_simu_debug(_ezchip_macro_read_value_) { \
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+#define _SET_SYSCON_REG_register14_simu_debug(v) { \
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+
+#define _GET_SYSCON_REG_register14_simu_debug(_ezchip_macro_read_value_) { \
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+
+#define _SET_SYSCON_REG_register15_simu_debug(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_simu_test_register15_REG_ADDR); \
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+}
+
+#define _GET_SYSCON_REG_register15_simu_debug(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_simu_test_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#endif //_SYSCON_SIMU_TEST_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/syscon_sysmain_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/syscon_sysmain_ctrl_macro.h
new file mode 100644
index 0000000000..9a1fbcc638
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/syscon_sysmain_ctrl_macro.h
@@ -0,0 +1,1710 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* syscon_sysmain_ctrl_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _SYSCON_SYSMAIN_CTRL_MACRO_H_
+#define _SYSCON_SYSMAIN_CTRL_MACRO_H_
+
+//#define SYSCON_SYSMAIN_CTRL_BASE_ADDR 0x0
+#define syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x0
+#define syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x4
+#define syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x8
+#define syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xC
+#define syscon_sysmain_ctrl_register4_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x10
+#define syscon_sysmain_ctrl_SCFG_u74_boot_vect0_low_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x14
+#define syscon_sysmain_ctrl_SCFG_u74_boot_vect0_hi_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x18
+#define syscon_sysmain_ctrl_SCFG_u74_boot_vect1_low_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x1C
+#define syscon_sysmain_ctrl_SCFG_u74_boot_vect1_hi_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x20
+#define syscon_sysmain_ctrl_SCFG_u74_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x24
+#define syscon_sysmain_ctrl_register10_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x28
+#define syscon_sysmain_ctrl_register11_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x2C
+#define syscon_sysmain_ctrl_register12_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x30
+#define syscon_sysmain_ctrl_register13_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x34
+#define syscon_sysmain_ctrl_register14_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x38
+#define syscon_sysmain_ctrl_register15_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x3C
+#define syscon_sysmain_ctrl_register16_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x40
+#define syscon_sysmain_ctrl_register17_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x44
+#define syscon_sysmain_ctrl_register18_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x48
+#define syscon_sysmain_ctrl_register19_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x4C
+#define syscon_sysmain_ctrl_register20_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x50
+#define syscon_sysmain_ctrl_register21_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x54
+#define syscon_sysmain_ctrl_register22_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x58
+#define syscon_sysmain_ctrl_register23_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x5C
+#define syscon_sysmain_ctrl_qspi_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x60
+#define syscon_sysmain_ctrl_intmem_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x64
+#define syscon_sysmain_ctrl_register26_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x68
+#define syscon_sysmain_ctrl_register27_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x6C
+#define syscon_sysmain_ctrl_register28_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x70
+#define syscon_sysmain_ctrl_register29_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x74
+#define syscon_sysmain_ctrl_SCFG_gmac_timestamp0_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x78
+#define syscon_sysmain_ctrl_SCFG_gmac_timestamp1_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x7C
+#define syscon_sysmain_ctrl_register32_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x80
+#define syscon_sysmain_ctrl_register33_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x84
+#define syscon_sysmain_ctrl_register34_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x88
+#define syscon_sysmain_ctrl_register35_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x8C
+#define syscon_sysmain_ctrl_register36_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x90
+#define syscon_sysmain_ctrl_register37_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x94
+#define syscon_sysmain_ctrl_register38_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x98
+#define syscon_sysmain_ctrl_register39_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x9C
+#define syscon_sysmain_ctrl_register40_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xA0
+#define syscon_sysmain_ctrl_SCFG_intC1_7to0_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xA4
+#define syscon_sysmain_ctrl_SCFG_intC0_src15to8_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xA8
+#define syscon_sysmain_ctrl_SCFG_intC0_src23to16_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xAC
+#define syscon_sysmain_ctrl_SCFG_intC0_src31to24_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xB0
+#define syscon_sysmain_ctrl_register47_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xBC
+#define syscon_sysmain_ctrl_register48_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xC0
+#define syscon_sysmain_ctrl_register52_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xC4
+#define syscon_sysmain_ctrl_register49_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xC8
+#define syscon_sysmain_ctrl_register50_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xCC
+#define syscon_sysmain_ctrl_register51_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xD0
+#define syscon_sysmain_ctrl_register66_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xD8
+#define syscon_sysmain_ctrl_register53_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xDC
+#define syscon_sysmain_ctrl_register54_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xE0
+#define syscon_sysmain_ctrl_register55_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xE4
+#define syscon_sysmain_ctrl_register56_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xE8
+#define syscon_sysmain_ctrl_register57_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xEC
+#define syscon_sysmain_ctrl_register58_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xF0
+#define syscon_sysmain_ctrl_register59_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xF4
+#define syscon_sysmain_ctrl_register60_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xF8
+#define syscon_sysmain_ctrl_register61_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0xFC
+#define syscon_sysmain_ctrl_register62_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x100
+#define syscon_sysmain_ctrl_register63_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x104
+#define syscon_sysmain_ctrl_register64_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x108
+#define syscon_sysmain_ctrl_register65_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x10C
+#define syscon_sysmain_ctrl_register68_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x110
+#define syscon_sysmain_ctrl_register67_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x114
+#define syscon_sysmain_ctrl_register69_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x118
+#define syscon_sysmain_ctrl_register70_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x11C
+#define syscon_sysmain_ctrl_register71_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x120
+#define syscon_sysmain_ctrl_register72_REG_ADDR  SYSCON_SYSMAIN_CTRL_BASE_ADDR + 0x124
+
+#define _SET_SYSCON_REG_SCFG_pll0_reset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_pwrdn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_pwrdn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_intfb(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_intfb(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_bypass(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_bypass(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_clk_refdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<4; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_clk_refdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_clk_fbkdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_clk_fbkdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_bw_adj(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<16); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<16; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_bw_adj(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll0_clk_outdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<24; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll0_clk_outdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll0_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_reset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_pwrdn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_pwrdn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_intfb(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_intfb(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_bypass(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_bypass(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_clk_refdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<4; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_clk_refdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_clk_fbkdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_clk_fbkdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_bw_adj(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<16); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<16; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_bw_adj(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll1_clk_outdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<24; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll1_clk_outdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll1_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_reset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_pwrdn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_pwrdn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_intfb(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_intfb(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_bypass(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_bypass(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_clk_refdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<4; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_clk_refdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_clk_fbkdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<8); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_clk_fbkdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_bw_adj(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F<<16); \
+	_ezchip_macro_read_value_ |= (v&0x3F)<<16; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_bw_adj(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_pll2_clk_outdiv(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<24; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_pll2_clk_outdiv(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_pll2_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_SCFG_plls_stat_pll0_test(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll0_test(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_plls_stat_pll1_test(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll1_test(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_plls_stat_pll2_test(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll2_test(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll0_lock(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll0_ref_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll0_fdbk_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll1_lock(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll1_ref_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll1_fdbk_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll2_lock(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll2_ref_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_plls_stat_pll2_fdbk_slip(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_plls_stat_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register4_SCFG_u74_halt_from_tile0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register4_SCFG_u74_halt_from_tile1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register4_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register4_SCFG_u74_debug_ndreset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register4_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register4_SCFG_u74_debug_dmactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register4_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_u74_boot_vect0_low_b32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_low_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_low_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_boot_vect0_low_b32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_low_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_u74_boot_vect0_hi_b6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_hi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (v&0x3F); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_hi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_boot_vect0_hi_b6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect0_hi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_u74_boot_vect1_low_b32(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_low_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_low_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_boot_vect1_low_b32(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_low_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_SCFG_u74_boot_vect1_hi_b6(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_hi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (v&0x3F); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_hi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_boot_vect1_hi_b6(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_boot_vect1_hi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _SET_SYSCON_REG_SCFG_u74_PRID(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FF); \
+	_ezchip_macro_read_value_ |= (v&0x7FF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_u74_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_u74_PRID(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_u74_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7ff;\
+}
+
+#define _GET_SYSCON_REG_register10_e24_halt(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register10_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register10_e24_dbg_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register10_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register10_e24_dbg_active(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register10_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register11_SCFG_nbdla_pwrbus_ram_a_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register11_SCFG_nbdla_pwrbus_ram_a_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register12_SCFG_nbdla_pwrbus_ram_c_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register12_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register12_SCFG_nbdla_pwrbus_ram_c_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register13_SCFG_nbdla_pwrbus_ram_o_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register13_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register13_SCFG_nbdla_pwrbus_ram_o_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register14_SCFG_nbdla_pwrbus_ram_p_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_SCFG_nbdla_pwrbus_ram_p_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register15_SCFG_nbdla_pwrbus_ram_x_pd(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register15_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register15_SCFG_nbdla_pwrbus_ram_x_pd(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register16_SCFG_nbdla_globclk_ovr_on(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_SCFG_nbdla_globclk_ovr_on(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_SCFG_nbdla_disable_clock_gating(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_SCFG_nbdla_disable_clock_gating(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_SCFG_nbdla_direct_reset(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_SCFG_nbdla_direct_reset(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(syscon_sysmain_ctrl_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register16_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register17_SCFG_jpegc_cur_inst_a(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_register18_SCFG_wave511_vpu_idle(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register19_SCFG_wave521_vpu_idle(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register20_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register21_u0_syscon_162_SCFG_gc300_cactive(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register21_u0_syscon_162_SCFG_gc300_csys_ack(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register21_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register22_u0_syscon_162_SCFG_gc300_debug_out(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register23_SCFG_cmsensor_rst0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register23_SCFG_cmsensor_rst0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register23_SCFG_cmsensor_rst1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_register23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register23_SCFG_cmsensor_rst1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register23_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_qspi_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_qspi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_qspi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_qspi_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_qspi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_intmem_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_intmem_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_intmem_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_intmem_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_intmem_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_intmem_SCFG_sram_config_rom(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_intmem_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_intmem_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_intmem_SCFG_sram_config_rom(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_intmem_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register26_SCFG_dma1p2p_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register26_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register26_SCFG_dma1p2p_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register27_SCFG_dmaezMst_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register27_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register27_SCFG_dmaezMst_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(syscon_sysmain_ctrl_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register28_gmac_SCFG_sram_cfg(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<4); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<4; \
+	MA_OUTW(syscon_sysmain_ctrl_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_gmac_SCFG_sram_cfg(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register28_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register29_gmac_speed(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_register29_gmac_ptp_pps(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register29_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register29_gmac_tx_ckg_ctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register29_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_timestamp0_ptp(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_gmac_timestamp0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_SCFG_gmac_timestamp1_ptp(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_gmac_timestamp1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register32_SCFG_gmac_phy_rstn(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register32_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register32_SCFG_gmac_phy_rstn(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register33_SCFG_sdio0_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_SCFG_sdio0_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register33_SCFG_sdio0_m_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_SCFG_sdio0_m_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register33_sdio0_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<2); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_sdio0_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register33_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register34_SCFG_sdio1_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_SCFG_sdio1_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register34_SCFG_sdio1_m_hbig_endian(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(syscon_sysmain_ctrl_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_SCFG_sdio1_m_hbig_endian(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register34_sdio1_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<2); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<2; \
+	MA_OUTW(syscon_sysmain_ctrl_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_sdio1_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register34_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register35_SCFG_spi2ahb_mode(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(syscon_sysmain_ctrl_register35_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register35_SCFG_spi2ahb_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _GET_SYSCON_REG_register36_spi2ahb_sleep(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register37_ezmst_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_ezmst_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register38_sec_SCFG_sram_cfg(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_sec_SCFG_sram_cfg(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register39_uart0_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_uart0_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register39_uart1_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_uart1_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register39_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register40_trng_secure_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register40_trng_nonce_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register40_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intC1_7to0_int_src1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC1_7to0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_intC1_7to0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intC1_7to0_int_src1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC1_7to0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intC0_src15to8_int_src1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src15to8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_intC0_src15to8_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intC0_src15to8_int_src1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src15to8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intC0_src23to16_int_src1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src23to16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_intC0_src23to16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intC0_src23to16_int_src1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src23to16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_SCFG_intC0_src31to24_int_src1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src31to24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_SCFG_intC0_src31to24_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_intC0_src31to24_int_src1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_SCFG_intC0_src31to24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register47_e24_reset_vector(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register47_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register47_e24_reset_vector(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register47_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register48_SCFG_qspi_sclk_dlychain_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register48_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register48_SCFG_qspi_sclk_dlychain_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register48_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register52_SCFG_gmac_rxclk_dlychain_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_SCFG_gmac_rxclk_dlychain_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register49_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register49_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register50_SCFG_sdio0_cclk_dlychain_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register50_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register50_SCFG_sdio0_cclk_dlychain_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register50_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register51_SCFG_sdio1_cclk_dlychain_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register51_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register51_SCFG_sdio1_cclk_dlychain_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register51_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register66_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register66_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register66_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register66_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register66_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register66_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register53_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register53_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register53_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register53_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register54_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register54_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register54_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register54_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register55_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register55_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register55_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register55_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register56_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register56_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register56_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register56_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register56_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register56_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register57_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register57_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register57_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register57_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
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+	MA_OUTW(syscon_sysmain_ctrl_register57_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register57_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register57_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register57_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register57_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register57_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register58_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register58_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
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+	MA_OUTW(syscon_sysmain_ctrl_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register58_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register58_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register58_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register58_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register59_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register59_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
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+	MA_OUTW(syscon_sysmain_ctrl_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register59_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register59_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register59_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register59_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register60_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register60_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
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+	MA_OUTW(syscon_sysmain_ctrl_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register60_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register60_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register60_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register60_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register61_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR); \
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+}
+
+#define _SET_SYSCON_REG_register61_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
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+	MA_OUTW(syscon_sysmain_ctrl_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register61_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register61_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register61_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register61_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register62_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register62_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register62_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register62_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register62_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register62_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register62_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register62_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register62_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register62_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register63_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register63_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register63_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register63_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register63_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register63_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register64_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
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+}
+
+#define _GET_SYSCON_REG_register64_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register64_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register64_SCFG_default_arcache(v) { \
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+#define _GET_SYSCON_REG_register64_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register64_REG_ADDR) >> 8; \
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+
+#define _SET_SYSCON_REG_register64_SCFG_default_awcache(v) { \
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+}
+
+#define _GET_SYSCON_REG_register64_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register64_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register65_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR); \
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+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register65_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register65_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register65_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register65_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register65_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register68_SCFG_disable_u74_memaxi_remap(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register68_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register68_SCFG_disable_u74_memaxi_remap(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register68_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register67_SCFG_axi_cache_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_SCFG_axi_cache_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register67_SCFG_default_arcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<8; \
+	MA_OUTW(syscon_sysmain_ctrl_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_SCFG_default_arcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register67_SCFG_default_awcache(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF<<12); \
+	_ezchip_macro_read_value_ |= (v&0xF)<<12; \
+	MA_OUTW(syscon_sysmain_ctrl_register67_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register67_SCFG_default_awcache(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register67_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _SET_SYSCON_REG_register69_core1_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register69_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register69_core1_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register69_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register70_SCFG_boot_mode(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(syscon_sysmain_ctrl_register70_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register70_SCFG_boot_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register70_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register70_SCFG_u74_IOPAD_bootmode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register70_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register71_SCFG_u74_reset_vector(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(syscon_sysmain_ctrl_register71_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register71_SCFG_u74_reset_vector(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register71_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _GET_SYSCON_REG_register72_u74_boot_device_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(syscon_sysmain_ctrl_register72_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#endif //_SYSCON_SYSMAIN_CTRL_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/vad.h b/arch/riscv/include/asm/arch-jh7100/vad.h
new file mode 100644
index 0000000000..a46365412d
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/vad.h
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+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+#ifndef __VAD_H__
+#define __VAD_H__
+
+
+#define VAD_LEFT_MARGIN               I2S_VAD_BASE_ADDR + 0x800
+#define VAD_RIGHT_MARGIN              I2S_VAD_BASE_ADDR + 0x804
+#define VAD_N_LOW_CONT_FRAMES         I2S_VAD_BASE_ADDR + 0x808
+#define VAD_N_LOW_SEEK_FRAMES         I2S_VAD_BASE_ADDR + 0x80C
+#define VAD_N_HIGH_CONT_FRAMES        I2S_VAD_BASE_ADDR + 0x810
+#define VAD_N_HIGH_SEEK_FRAMES        I2S_VAD_BASE_ADDR + 0x814
+#define VAD_N_SPEECH_LOW_HIGH_FRAMES  I2S_VAD_BASE_ADDR + 0x818
+#define VAD_N_SPEECH_LOW_SEEK_FRAMES  I2S_VAD_BASE_ADDR + 0x81C
+#define VAD_MEAN_SIL_FRAMES           I2S_VAD_BASE_ADDR + 0x820
+#define VAD_N_ALPHA                   I2S_VAD_BASE_ADDR + 0x824
+#define VAD_N_BETA                    I2S_VAD_BASE_ADDR + 0x828
+#define VAD_FIFO_DEPTH                I2S_VAD_BASE_ADDR + 0x82C
+#define VAD_LR_SEL                    I2S_VAD_BASE_ADDR + 0x840
+#define VAD_SW                        I2S_VAD_BASE_ADDR + 0x844
+#define VAD_LEFT_WD                   I2S_VAD_BASE_ADDR + 0x848
+#define VAD_RIGHT_WD                  I2S_VAD_BASE_ADDR + 0x84C
+#define VAD_STOP_DELAY                I2S_VAD_BASE_ADDR + 0x850
+#define VAD_ADDR_START                I2S_VAD_BASE_ADDR + 0x854
+#define VAD_ADDR_WRAP                 I2S_VAD_BASE_ADDR + 0x858
+#define VAD_MEM_SW                    I2S_VAD_BASE_ADDR + 0x85C
+#define VAD_SPINT_CLR                 I2S_VAD_BASE_ADDR + 0x860
+#define VAD_SPINT_EN                  I2S_VAD_BASE_ADDR + 0x864
+#define VAD_SLINT_CLR                 I2S_VAD_BASE_ADDR + 0x868
+#define VAD_SLINT_EN                  I2S_VAD_BASE_ADDR + 0x86C
+#define VAD_RAW_SPINT                 I2S_VAD_BASE_ADDR + 0x870
+#define VAD_RAW_SLINT                 I2S_VAD_BASE_ADDR + 0x874
+#define VAD_SPINT                     I2S_VAD_BASE_ADDR + 0x878
+#define VAD_SLINT                     I2S_VAD_BASE_ADDR + 0x87C
+
+#define VAD_XMEM_ADDR                (I2S_VAD_BASE_ADDR + 0x880)  //16bit index
+#define SCFG_vad_i2s_ctrl_REG_ADDR   (I2S_VAD_BASE_ADDR + 0x884)
+#define VAD_AIX_MEM_ADDR             (0x701F0000)
+
+#define  _SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable { \
+	uint32_t value = MA_INW(VAD_SW); \
+	value &= ~(1<<1); \
+	value |= (1<<1); \
+	MA_OUTW(VAD_SW, value); \
+}
+
+#define _SET_SYSCON_REG_SCFG_ctrl_i2sadc_disable { \
+	uint32_t value = MA_INW(VAD_SW); \
+	value &= ~(1<<1); \
+	MA_OUTW(VAD_SW, value); \
+}
+
+#define _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(SCFG_vad_i2s_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(_ezchip_read_value_) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d1_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<3); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<3; \
+	MA_OUTW(SCFG_vad_i2s_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d1_sel(_ezchip_read_value_) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d2_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<6); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<6; \
+	MA_OUTW(SCFG_vad_i2s_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d2_sel(_ezchip_read_value_) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(SCFG_vad_i2s_ctrl_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#endif
diff --git a/arch/riscv/include/asm/arch-jh7100/vout_sys_clkgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/vout_sys_clkgen_ctrl_macro.h
new file mode 100644
index 0000000000..9a2a7aa811
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/vout_sys_clkgen_ctrl_macro.h
@@ -0,0 +1,386 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* vout_sys_clkgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _VOUT_SYS_CLKGEN_MACRO_H_
+#define _VOUT_SYS_CLKGEN_MACRO_H_
+
+//#define VOUT_SYS_CLKGEN_BASE_ADDR 0x0
+#define clk_vout_apb_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x0
+#define clk_mapconv_apb_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x4
+#define clk_mapconv_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x8
+#define clk_disp0_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0xC
+#define clk_disp1_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x10
+#define clk_lcdc_oclk_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x14
+#define clk_lcdc_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x18
+#define clk_vpp0_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x1C
+#define clk_vpp1_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x20
+#define clk_vpp2_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x24
+#define clk_pixrawout_apb_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x28
+#define clk_pixrawout_axi_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x2C
+#define clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x30
+#define clk_csi2tx_strm0_apb_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x34
+#define clk_dsi_sys_clk_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x38
+#define clk_dsi_apb_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x3C
+#define clk_ppi_tx_esc_clk_ctrl_REG_ADDR  VOUT_SYS_CLKGEN_BASE_ADDR + 0x40
+
+#define _ENABLE_CLOCK_clk_vout_apb_ {}
+
+#define _DIVIDE_CLOCK_clk_vout_apb_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vout_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xF); \
+	_ezchip_macro_read_value_ |= (div&0xF); \
+	MA_OUTW(clk_vout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_vout_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vout_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xf;\
+}
+
+#define _ENABLE_CLOCK_clk_mapconv_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mapconv_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mapconv_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mapconv_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mapconv_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mapconv_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_mapconv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_mapconv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_mapconv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_mapconv_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_mapconv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_mapconv_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_disp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_disp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_disp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_disp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_disp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_disp0_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_disp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_disp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_disp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_disp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_disp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_disp1_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_lcdc_oclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_lcdc_oclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_lcdc_oclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_lcdc_oclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_lcdc_oclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_lcdc_oclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_lcdc_oclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_lcdc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_lcdc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_lcdc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_lcdc_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_lcdc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_lcdc_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vpp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vpp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vpp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vpp0_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vpp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vpp0_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vpp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vpp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vpp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vpp1_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vpp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vpp1_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_vpp2_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_vpp2_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_vpp2_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_vpp2_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_vpp2_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_vpp2_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_pixrawout_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pixrawout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pixrawout_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pixrawout_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pixrawout_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pixrawout_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_pixrawout_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_pixrawout_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_pixrawout_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_pixrawout_axi_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_pixrawout_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_pixrawout_axi_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_csi2tx_strm0_pixclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_csi2tx_strm0_pixclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_csi2tx_strm0_pixclk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3F); \
+	_ezchip_macro_read_value_ |= (div&0x3F); \
+	MA_OUTW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_csi2tx_strm0_pixclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_pixclk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3f;\
+}
+
+#define _ENABLE_CLOCK_clk_csi2tx_strm0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_csi2tx_strm0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_csi2tx_strm0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_csi2tx_strm0_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dsi_sys_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dsi_sys_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dsi_sys_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dsi_sys_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dsi_sys_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dsi_sys_clk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_dsi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_dsi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_dsi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_dsi_apb_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_dsi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_dsi_apb_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ENABLE_CLOCK_clk_ppi_tx_esc_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<31; \
+	MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _DISABLE_CLOCK_clk_ppi_tx_esc_clk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<31); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<31; \
+	MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_ENABLE_STATUS_clk_ppi_tx_esc_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR) >> 31; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _DIVIDE_CLOCK_clk_ppi_tx_esc_clk_(div) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7F); \
+	_ezchip_macro_read_value_ |= (div&0x7F); \
+	MA_OUTW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_CLOCK_DIVIDE_STATUS_clk_ppi_tx_esc_clk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(clk_ppi_tx_esc_clk_ctrl_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7f;\
+}
+
+#endif //_VOUT_SYS_CLKGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/vout_sys_rstgen_ctrl_macro.h b/arch/riscv/include/asm/arch-jh7100/vout_sys_rstgen_ctrl_macro.h
new file mode 100644
index 0000000000..9779da00f5
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/vout_sys_rstgen_ctrl_macro.h
@@ -0,0 +1,585 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* vout_sys_rstgen controller C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _VOUT_SYS_RSTGEN_MACRO_H_
+#define _VOUT_SYS_RSTGEN_MACRO_H_
+
+//#define VOUT_SYS_RSTGEN_BASE_ADDR 0x0
+#define vout_sys_rstgen_Software_RESET_assert0_REG_ADDR  VOUT_SYS_RSTGEN_BASE_ADDR + 0x0
+
+#define vout_sys_rstgen_Software_RESET_status0_REG_ADDR  VOUT_SYS_RSTGEN_BASE_ADDR + 0x4
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_mapconv_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_mapconv_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1); \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1); \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR); \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_mapconv_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_mapconv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<1; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<1; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>1; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_disp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_disp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<2; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<2; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>2; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_disp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_disp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<3; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<3; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>3; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_lcdc_oclk_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<4; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<4; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>4; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_lcdc_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_lcdc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<5; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<5); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<5; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>5; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_vpp0_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_vpp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<6; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<6); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<6; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>6; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_vpp1_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 7; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_vpp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<7; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<7); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<7; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>7; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_vpp2_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_vpp2_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<8; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<8); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<8; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>8; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_pixrawout_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<9; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<9); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<9; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>9; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_pixrawout_axi_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 10; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<10; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<10); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<10; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>10; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_csi2tx_strm0_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 11; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<11; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<11); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<11; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>11; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_csi2tx_strm0_pix_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<12; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<12); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<12; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>12; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 13; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<13; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<13); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<13; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>13; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 14; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<14; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<14); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<14; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>14; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_apb_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 15; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<15; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<15); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<15; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>15; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_sys_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<16; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<16); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<16; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>16; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_dpi_pix_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 17; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<17; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<17); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<17; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>17; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 18; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<18; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<18); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<18; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>18; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 19; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<19; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<19); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<19; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>19; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#define _READ_RESET_STATUS_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR) >> 20; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _ASSERT_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x1&0x1)<<20; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x0); \
+}
+
+#define _CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<20); \
+	_ezchip_macro_read_value_ |= (0x0&0x1)<<20; \
+	MA_OUTW(vout_sys_rstgen_Software_RESET_assert0_REG_ADDR,_ezchip_macro_read_value_); \
+	do { \
+		_ezchip_macro_read_value_ = MA_INW(vout_sys_rstgen_Software_RESET_status0_REG_ADDR)>>20; \
+		_ezchip_macro_read_value_ &= 0x1;\
+	} while(_ezchip_macro_read_value_!=0x1); \
+}
+
+#endif //_VOUT_SYS_RSTGEN_MACRO_H_
diff --git a/arch/riscv/include/asm/arch-jh7100/vout_sys_syscon_macro.h b/arch/riscv/include/asm/arch-jh7100/vout_sys_syscon_macro.h
new file mode 100644
index 0000000000..032e5a511a
--- /dev/null
+++ b/arch/riscv/include/asm/arch-jh7100/vout_sys_syscon_macro.h
@@ -0,0 +1,1012 @@
+/* SPDX-License-Identifier: GPL-2.0-or-later */
+/* Copyright (c) 2021 StarFive Technology Co., Ltd. */
+
+/******************************************************************
+*
+* vout_sys_syscon_top C MACRO generated by ezchip
+*
+******************************************************************/
+
+#ifndef _VOUT_SYS_SYSCON_MACRO_H_
+#define _VOUT_SYS_SYSCON_MACRO_H_
+
+//#define VOUT_SYS_SYSCON_BASE_ADDR 0x0
+#define vout_sys_syscon_register0_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x0
+#define vout_sys_syscon_register1_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x4
+#define vout_sys_syscon_register2_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x8
+#define vout_sys_syscon_register3_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xC
+#define vout_sys_syscon_register4_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x10
+#define vout_sys_syscon_register5_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x14
+#define vout_sys_syscon_register7_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x1C
+#define vout_sys_syscon_register8_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x20
+#define vout_sys_syscon_register9_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x24
+#define vout_sys_syscon_register11_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x2C
+#define vout_sys_syscon_register12_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x30
+#define vout_sys_syscon_register13_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x34
+#define vout_sys_syscon_register14_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x38
+#define vout_sys_syscon_register15_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x3C
+#define vout_sys_syscon_register16_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x40
+#define vout_sys_syscon_register17_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x44
+#define vout_sys_syscon_register18_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x48
+#define vout_sys_syscon_register19_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x4C
+#define vout_sys_syscon_register20_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x50
+#define vout_sys_syscon_register21_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x54
+#define vout_sys_syscon_register22_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x58
+#define vout_sys_syscon_register23_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x5C
+#define vout_sys_syscon_register24_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x60
+#define vout_sys_syscon_register25_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x64
+#define vout_sys_syscon_register26_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x68
+#define vout_sys_syscon_register27_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x6C
+#define vout_sys_syscon_register28_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x70
+#define vout_sys_syscon_register29_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x74
+#define vout_sys_syscon_register30_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x78
+#define vout_sys_syscon_register32_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x80
+#define vout_sys_syscon_register33_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x84
+#define vout_sys_syscon_register34_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x88
+#define vout_sys_syscon_register35_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x8C
+#define vout_sys_syscon_register36_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x90
+#define vout_sys_syscon_register37_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x94
+#define vout_sys_syscon_register38_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x98
+#define vout_sys_syscon_register39_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0x9C
+#define vout_sys_syscon_register40_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xA0
+#define vout_sys_syscon_register41_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xA4
+#define vout_sys_syscon_register42_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xA8
+#define vout_sys_syscon_register43_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xAC
+#define vout_sys_syscon_register44_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xB0
+#define vout_sys_syscon_register45_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xB4
+#define vout_sys_syscon_register44_dsi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xBC
+#define vout_sys_syscon_register45_dsi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xC0
+#define vout_sys_syscon_register46_dsi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xC4
+#define vout_sys_syscon_register47_dsi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xC8
+#define vout_sys_syscon_register48_csi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xCC
+#define vout_sys_syscon_register49_csi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xD0
+#define vout_sys_syscon_register50_csi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xD4
+#define vout_sys_syscon_register51_csi_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xD8
+#define vout_sys_syscon_register54_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xDC
+#define vout_sys_syscon_register52_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xE0
+#define vout_sys_syscon_register53_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xE4
+#define vout_sys_syscon_register55_REG_ADDR  VOUT_SYS_SYSCON_BASE_ADDR + 0xE8
+
+#define _SET_SYSCON_REG_register0_SCFG_sram_config_lcdc(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register0_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register0_SCFG_sram_config_lcdc(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register0_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register1_SCFG_sram_config_vpp0(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register1_SCFG_sram_config_vpp0(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register1_SCFG_sram_config_vpp1(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(vout_sys_syscon_register1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register1_SCFG_sram_config_vpp1(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register1_SCFG_sram_config_vpp2(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<16; \
+	MA_OUTW(vout_sys_syscon_register1_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register1_SCFG_sram_config_vpp2(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register1_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register2_map_conv_enable(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(vout_sys_syscon_register2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register2_map_conv_enable(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register2_map_conv_y_mode(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(vout_sys_syscon_register2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register2_map_conv_y_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register2_map_conv_c_mode(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<2); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<2; \
+	MA_OUTW(vout_sys_syscon_register2_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register2_map_conv_c_mode(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register2_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register3_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register3_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register3_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register3_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register4_dsi_test_generic_ctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register4_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register5_dsi_test_generic_status(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(vout_sys_syscon_register5_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register5_dsi_test_generic_status(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register5_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register7_SCFG_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register7_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register7_SCFG_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register7_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _GET_SYSCON_REG_register8_generic_ctrl(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register8_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register9_generic_status(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFF); \
+	MA_OUTW(vout_sys_syscon_register9_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register9_generic_status(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register9_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffff;\
+}
+
+#define _SET_SYSCON_REG_register11_SCFG_csi_dsi_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(vout_sys_syscon_register11_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register11_SCFG_csi_dsi_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register11_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register12_SCFG_phy_resetb(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(vout_sys_syscon_register12_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register12_SCFG_phy_resetb(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register12_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register13_refclk_in_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(vout_sys_syscon_register13_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register13_refclk_in_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register13_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register14_SCFG_cfg_databus16_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(vout_sys_syscon_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_SCFG_cfg_databus16_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_SCFG_pwron_ready_n(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<1); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<1; \
+	MA_OUTW(vout_sys_syscon_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_SCFG_pwron_ready_n(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_RG_CDTX_PLL_FM_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<2); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<2; \
+	MA_OUTW(vout_sys_syscon_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_RG_CDTX_PLL_FM_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_SCFG_pllssc_en(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<3); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<3; \
+	MA_OUTW(vout_sys_syscon_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_SCFG_pllssc_en(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register14_RG_CDTX_PLL_LDO_STB_X2_EN(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1<<4); \
+	_ezchip_macro_read_value_ |= (v&0x1)<<4; \
+	MA_OUTW(vout_sys_syscon_register14_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register14_RG_CDTX_PLL_LDO_STB_X2_EN(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register14_REG_ADDR) >> 4; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register15_RGS_CDTX_PLL_FM_CPLT(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register15_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register15_RGS_CDTX_PLL_FM_OVER(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register15_REG_ADDR) >> 1; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register15_RGS_CDTX_PLL_FM_UNDER(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register15_REG_ADDR) >> 2; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _GET_SYSCON_REG_register15_RGS_CDTX_PLL_UNLOCK(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register15_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register16_RG_CDTX_PLL_FBK_FRA(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register16_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register16_RG_CDTX_PLL_FBK_FRA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register16_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register17_RG_CDTX_PLL_FBK_INT(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1FF); \
+	_ezchip_macro_read_value_ |= (v&0x1FF); \
+	MA_OUTW(vout_sys_syscon_register17_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register17_RG_CDTX_PLL_FBK_INT(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1ff;\
+}
+
+#define _SET_SYSCON_REG_register17_RG_CDTX_PLL_PRE_DIV(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register17_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3<<9); \
+	_ezchip_macro_read_value_ |= (v&0x3)<<9; \
+	MA_OUTW(vout_sys_syscon_register17_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register17_RG_CDTX_PLL_PRE_DIV(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register17_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register18_RG_CDTX_PLL_SSC_DELTA(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFFF); \
+	_ezchip_macro_read_value_ |= (v&0x3FFFF); \
+	MA_OUTW(vout_sys_syscon_register18_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register18_RG_CDTX_PLL_SSC_DELTA(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register18_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ffff;\
+}
+
+#define _SET_SYSCON_REG_register19_RG_CDTX_PLL_SSC_DELTA_INIT(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FFFF); \
+	_ezchip_macro_read_value_ |= (v&0x3FFFF); \
+	MA_OUTW(vout_sys_syscon_register19_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register19_RG_CDTX_PLL_SSC_DELTA_INIT(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register19_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ffff;\
+}
+
+#define _SET_SYSCON_REG_register20_RG_CDTX_PLL_SSC_PRD(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3FF); \
+	_ezchip_macro_read_value_ |= (v&0x3FF); \
+	MA_OUTW(vout_sys_syscon_register20_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register20_RG_CDTX_PLL_SSC_PRD(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register20_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3ff;\
+}
+
+#define _SET_SYSCON_REG_register21_RG_CLANE_HS_CLK_POST_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_RG_CLANE_HS_CLK_POST_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register21_RG_CLANE_HS_CLK_PRE_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(vout_sys_syscon_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_RG_CLANE_HS_CLK_PRE_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register21_RG_CLANE_HS_PRE_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<16; \
+	MA_OUTW(vout_sys_syscon_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_RG_CLANE_HS_PRE_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register21_RG_CLANE_HS_TRAIL_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<24; \
+	MA_OUTW(vout_sys_syscon_register21_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register21_RG_CLANE_HS_TRAIL_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register21_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register22_RG_CLANE_HS_ZERO_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_RG_CLANE_HS_ZERO_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register22_RG_DLANE_HS_PRE_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<8); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<8; \
+	MA_OUTW(vout_sys_syscon_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_RG_DLANE_HS_PRE_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR) >> 8; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register22_RG_DLANE_HS_TRAIL_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<16); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<16; \
+	MA_OUTW(vout_sys_syscon_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_RG_DLANE_HS_TRAIL_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR) >> 16; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register22_RG_DLANE_HS_ZERO_TIME(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF<<24); \
+	_ezchip_macro_read_value_ |= (v&0xFF)<<24; \
+	MA_OUTW(vout_sys_syscon_register22_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register22_RG_DLANE_HS_ZERO_TIME(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register22_REG_ADDR) >> 24; \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register23_RG_EXTD_CYCLE_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(vout_sys_syscon_register23_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register23_RG_EXTD_CYCLE_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register23_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register24_RG_CDTX_L0N_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register24_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register24_RG_CDTX_L0N_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register24_RG_CDTX_L0P_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register24_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<5; \
+	MA_OUTW(vout_sys_syscon_register24_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register24_RG_CDTX_L0P_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register24_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register25_RG_CDTX_L1N_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register25_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register25_RG_CDTX_L1N_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register25_RG_CDTX_L1P_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register25_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<5; \
+	MA_OUTW(vout_sys_syscon_register25_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register25_RG_CDTX_L1P_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register25_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register26_RG_CDTX_L2N_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register26_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register26_RG_CDTX_L2N_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register26_RG_CDTX_L2P_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register26_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<5; \
+	MA_OUTW(vout_sys_syscon_register26_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register26_RG_CDTX_L2P_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register26_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register27_RG_CDTX_L3N_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register27_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register27_RG_CDTX_L3N_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register27_RG_CDTX_L3P_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register27_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<5; \
+	MA_OUTW(vout_sys_syscon_register27_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register27_RG_CDTX_L3P_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register27_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register28_RG_CDTX_L4N_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_RG_CDTX_L4N_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register28_RG_CDTX_L4P_HSTX_RES(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register28_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F<<5); \
+	_ezchip_macro_read_value_ |= (v&0x1F)<<5; \
+	MA_OUTW(vout_sys_syscon_register28_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register28_RG_CDTX_L4P_HSTX_RES(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register28_REG_ADDR) >> 5; \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register29_CFG_DPDN_SWAP(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register29_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register29_CFG_DPDN_SWAP(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register29_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register30_CFG_L0_SWAP_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7); \
+	_ezchip_macro_read_value_ |= (v&0x7); \
+	MA_OUTW(vout_sys_syscon_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_CFG_L0_SWAP_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register30_CFG_L1_SWAP_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<3); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<3; \
+	MA_OUTW(vout_sys_syscon_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_CFG_L1_SWAP_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR) >> 3; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register30_CFG_L2_SWAP_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<6); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<6; \
+	MA_OUTW(vout_sys_syscon_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_CFG_L2_SWAP_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR) >> 6; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register30_CFG_L3_SWAP_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<9); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<9; \
+	MA_OUTW(vout_sys_syscon_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_CFG_L3_SWAP_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR) >> 9; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register30_CFG_L4_SWAP_SEL(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7<<12); \
+	_ezchip_macro_read_value_ |= (v&0x7)<<12; \
+	MA_OUTW(vout_sys_syscon_register30_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register30_CFG_L4_SWAP_SEL(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register30_REG_ADDR) >> 12; \
+	_ezchip_macro_read_value_ &= 0x7;\
+}
+
+#define _SET_SYSCON_REG_register32_XCFGI_DW00(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register32_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register32_XCFGI_DW00(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register32_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register33_XCFGI_DW01(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register33_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register33_XCFGI_DW01(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register33_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register34_XCFGI_DW02(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register34_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register34_XCFGI_DW02(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register34_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register35_XCFGI_DW03(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register35_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register35_XCFGI_DW03(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register35_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register36_XCFGI_DW04(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register36_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register36_XCFGI_DW04(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register36_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register37_XCFGI_DW05(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register37_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register37_XCFGI_DW05(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register37_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register38_XCFGI_DW06(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register38_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register38_XCFGI_DW06(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register38_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register39_XCFGI_DW07(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register39_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register39_XCFGI_DW07(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register39_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register40_XCFGI_DW08(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register40_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register40_XCFGI_DW08(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register40_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register41_XCFGI_DW09(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register41_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register41_XCFGI_DW09(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register41_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register42_XCFGI_DW0A(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register42_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register42_XCFGI_DW0A(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register42_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register43_XCFGI_DW0B(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register43_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register43_XCFGI_DW0B(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register43_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xFFFFFFFF;\
+}
+
+#define _SET_SYSCON_REG_register44_dbg1_mux_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register44_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register44_dbg1_mux_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register44_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register45_dbg2_mux_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1F); \
+	_ezchip_macro_read_value_ |= (v&0x1F); \
+	MA_OUTW(vout_sys_syscon_register45_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register45_dbg2_mux_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register45_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1f;\
+}
+
+#define _SET_SYSCON_REG_register44_dsi_SCFG_c_hs_prepare_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register44_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register44_dsi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register44_dsi_SCFG_c_hs_prepare_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register44_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register45_dsi_SCFG_c_hs_zero_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register45_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register45_dsi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register45_dsi_SCFG_c_hs_zero_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register45_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register46_dsi_SCFG_c_hs_pre_zero_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register46_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register46_dsi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register46_dsi_SCFG_c_hs_pre_zero_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register46_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register47_dsi_SCFG_txready_source_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register47_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(vout_sys_syscon_register47_dsi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register47_dsi_SCFG_txready_source_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register47_dsi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register48_csi_SCFG_c_hs_prepare_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register48_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register48_csi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register48_csi_SCFG_c_hs_prepare_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register48_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register49_csi_SCFG_c_hs_zero_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register49_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register49_csi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register49_csi_SCFG_c_hs_zero_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register49_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register50_csi_SCFG_c_hs_pre_zero_time(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register50_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFFFFFF); \
+	_ezchip_macro_read_value_ |= (v&0xFFFFFF); \
+	MA_OUTW(vout_sys_syscon_register50_csi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register50_csi_SCFG_c_hs_pre_zero_time(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register50_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xffffff;\
+}
+
+#define _SET_SYSCON_REG_register51_csi_SCFG_txready_source_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register51_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(vout_sys_syscon_register51_csi_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register51_csi_SCFG_txready_source_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register51_csi_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#define _SET_SYSCON_REG_register54_SCFG_mapadp_sram_config(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0xFF); \
+	_ezchip_macro_read_value_ |= (v&0xFF); \
+	MA_OUTW(vout_sys_syscon_register54_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register54_SCFG_mapadp_sram_config(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register54_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0xff;\
+}
+
+#define _SET_SYSCON_REG_register52_SCFG_mapadp_linebuf_bypass(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x1); \
+	_ezchip_macro_read_value_ |= (v&0x1); \
+	MA_OUTW(vout_sys_syscon_register52_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register52_SCFG_mapadp_linebuf_bypass(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register52_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x1;\
+}
+
+#define _SET_SYSCON_REG_register53_SCFG_mapadp_linebuf_size(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x7FF); \
+	_ezchip_macro_read_value_ |= (v&0x7FF); \
+	MA_OUTW(vout_sys_syscon_register53_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register53_SCFG_mapadp_linebuf_size(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register53_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x7ff;\
+}
+
+#define _SET_SYSCON_REG_register55_SCFG_txreadyesc_sel(v) { \
+	uint32_t _ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= ~(0x3); \
+	_ezchip_macro_read_value_ |= (v&0x3); \
+	MA_OUTW(vout_sys_syscon_register55_REG_ADDR,_ezchip_macro_read_value_); \
+}
+
+#define _GET_SYSCON_REG_register55_SCFG_txreadyesc_sel(_ezchip_macro_read_value_) { \
+	_ezchip_macro_read_value_=MA_INW(vout_sys_syscon_register55_REG_ADDR); \
+	_ezchip_macro_read_value_ &= 0x3;\
+}
+
+#endif //_VOUT_SYS_SYSCON_MACRO_H_
diff --git a/board/starfive/jh7100/Makefile b/board/starfive/jh7100/Makefile
index 94c1b63154..a680399574 100644
--- a/board/starfive/jh7100/Makefile
+++ b/board/starfive/jh7100/Makefile
@@ -4,3 +4,4 @@
 # Micheal Zhu <michael.zhu@starfivetech.com>
 
 obj-y	+= jh7100.o
+obj-y	+= jh_ptc.o
diff --git a/board/starfive/jh7100/jh7100.c b/board/starfive/jh7100/jh7100.c
index 8f92b474d8..84a6078cdb 100644
--- a/board/starfive/jh7100/jh7100.c
+++ b/board/starfive/jh7100/jh7100.c
@@ -15,7 +15,34 @@
 #include <netdev.h>
 #include <phy_interface.h>
 #include <flash.h>
-#include <asm/arch/cache.h>
+
+#include <asm/arch/io.h>
+#include <asm/arch/global_reg.h>
+#include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
+#include <asm/arch/clkgen_ctrl_macro.h>
+#include <asm/arch/syscon_sysmain_ctrl_macro.h>
+#include <asm/arch/rstgen_ctrl_macro.h>
+#include <asm/arch/audio_rst_gen_ctrl_macro.h>
+#include <asm/arch/audio_clk_gen_ctrl_macro.h>
+#include <asm/arch/audio_sys_ctrl_macro.h>
+#include <asm/arch/jh_iopad.h>
+#include <asm/arch/jh_module_reset_clkgen.h>
+#include <asm/arch/jh_ptc.h>
+
+#include <asm/arch/vout_sys_clkgen_ctrl_macro.h>
+#include <asm/arch/vout_sys_rstgen_ctrl_macro.h>
+#include <asm/arch/vout_sys_syscon_macro.h>
+#include <asm/arch/vad.h>
+#include <asm/arch/syscon_remap_vp6_noc_macro.h>
+#include <asm/arch/syscon_iopad_ctrl_macro.h>
+#include <asm/arch/jh_audio_mode.h>
+
+#define STARFIVE_AUDIO_AC108	0
+#define STARFIVE_AUDIO_WM8960	0
+#define STARFIVE_AUDIO_VAD	0
+#define STARFIVE_AUDIO_PWMDAC	1
+#define STARFIVE_AUDIO_SPDIF	0
+#define STARFIVE_AUDIO_PDM	0
 
 DECLARE_GLOBAL_DATA_PTR;
 
@@ -43,6 +70,1311 @@ struct sifive_gpio_regs
 #define SIFIVE_BASE_GPIO		0x10060000
 struct sifive_gpio_regs *g_aloe_gpio = (struct sifive_gpio_regs *) SIFIVE_BASE_GPIO;
 
+#define SET_SPI_GPIO(id,sdo,sdi,sclk,cs) {			\
+	SET_GPIO_##sdo##_dout_spi##id##_pad_txd;		\
+	SET_GPIO_##sdo##_doen_LOW;						\
+	SET_GPIO_spi##id##_pad_rxd(sdi);				\
+	SET_GPIO_##sdi##_doen_HIGH;						\
+	SET_GPIO_##sclk##_dout_spi##id##_pad_sck_out;	\
+	SET_GPIO_##sclk##_doen_LOW;						\
+	SET_GPIO_##cs##_dout_spi##id##_pad_ss_0_n;		\
+	SET_GPIO_##cs##_doen_LOW;						\
+	}
+
+#define INIT_FUNC_DEF(name) \
+	static void _##name##_init(void)
+
+#define INIT_FUNC_CALL(name)\
+	_##name##_init()
+
+#if defined(CONFIG_JH_STARLIGHT)
+static void *gpio_ctrl_base = NULL;
+
+static void *get_gpio_ctrl_base(void)
+{
+	if (!gpio_ctrl_base) {
+		uint32_t function;
+		ulong FUNCTION_GPIO_CTRL_BASE[] = {
+			syscon_iopad_ctrl_register0_REG_ADDR,   //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
+			syscon_iopad_ctrl_register0_REG_ADDR,   //_SET_SYSCON_REG_register0_SCFG_gpio_pad_ctrl_0
+			syscon_iopad_ctrl_register68_REG_ADDR,  //_SET_SYSCON_REG_register68_SCFG_funcshare_pad_ctrl_36
+			syscon_iopad_ctrl_register67_REG_ADDR,  //_SET_SYSCON_REG_register67_SCFG_funcshare_pad_ctrl_34
+			syscon_iopad_ctrl_register32_REG_ADDR,  //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
+			syscon_iopad_ctrl_register32_REG_ADDR,  //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
+			syscon_iopad_ctrl_register32_REG_ADDR,  //_SET_SYSCON_REG_register32_SCFG_funcshare_pad_ctrl_0
+		};
+
+		_GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
+		gpio_ctrl_base = (void *)FUNCTION_GPIO_CTRL_BASE[function];
+		debug("function: %d, gpio_ctrl_base: %p\n", function, gpio_ctrl_base);
+	}
+	return gpio_ctrl_base;
+}
+static void sys_set_gpio_iocfg(int pad, uint16_t val)
+{
+	ulong reg_n = (ulong)(pad >> 1);
+	void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
+
+	uint32_t reg_val_old = readl(reg_addr);
+	uint32_t reg_val_new = reg_val_old;
+
+	if (pad & 1) {
+		reg_val_new &= ~(0xffff << 16);
+		reg_val_new |= (uint32_t)val << 16;
+	} else {
+		reg_val_new &= ~(0xffff << 0);
+		reg_val_new |= (uint32_t)val << 0;
+	}
+
+	if (reg_val_old != reg_val_new) {
+		debug("set gpio%d iocfg(@%p): %08x -> %08x\n", pad, reg_addr, reg_val_old, reg_val_new);
+		writel(reg_val_new, reg_addr);
+	}
+}
+
+static uint16_t sys_get_gpio_iocfg(int pad)
+{
+	ulong reg_n = (ulong)(pad >> 1);
+	void *reg_addr = get_gpio_ctrl_base() + (reg_n << 2);
+	uint32_t reg_val = readl(reg_addr);
+	uint16_t iocfg = (reg_val >> ((pad & 1) ? 16 : 0)) & 0xffff;
+
+	return iocfg;
+}
+static void sys_funcshare_io_input_en(void)
+{
+	uint32_t function;
+
+	gpio_ctrl_base = 0;
+	_GET_SYSCON_REG_register104_SCFG_io_padshare_sel(function);
+	if (function != 0) {
+		const uint16_t IO_INPUT_EN = BIT(7)|BIT(6); /* [7]input_enable | [6]schemit_input_enable */
+		const int GPIO_NUM = 64;
+		uint16_t io_cfg;
+		int i;
+		for (i = 0; i < GPIO_NUM; i++) {
+			io_cfg = sys_get_gpio_iocfg(i);
+			if ((io_cfg & IO_INPUT_EN) != IO_INPUT_EN) {
+				debug("funcshare pad %d: input enable\n", i);
+				sys_set_gpio_iocfg(i, io_cfg|IO_INPUT_EN);
+			}
+		}
+	}
+}
+#endif
+
+INIT_FUNC_DEF(wave511)
+{
+	_ENABLE_CLOCK_clk_vdec_axi_;
+	_ENABLE_CLOCK_clk_vdecbrg_mainclk_;
+	_ENABLE_CLOCK_clk_vdec_bclk_;
+	_ENABLE_CLOCK_clk_vdec_cclk_;
+	_ENABLE_CLOCK_clk_vdec_apb_;
+
+	_CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
+	_CLEAR_RESET_rstgen_rstn_vdec_axi_;
+	_CLEAR_RESET_rstgen_rstn_vdec_bclk_;
+	_CLEAR_RESET_rstgen_rstn_vdec_cclk_;
+	_CLEAR_RESET_rstgen_rstn_vdec_apb_;
+}
+
+INIT_FUNC_DEF(gc300)
+{
+	_SET_SYSCON_REG_register20_u0_syscon_162_SCFG_gc300_csys_req(1);
+
+	//nic and noc associate clk rst
+	_ENABLE_CLOCK_clk_jpeg_axi_;
+	_ENABLE_CLOCK_clk_jpcgc300_mainclk_;
+	_ENABLE_CLOCK_clk_vdecbrg_mainclk_;
+
+	udelay(2000);
+	//gc300 clk and rst
+	_ENABLE_CLOCK_clk_gc300_2x_;
+	_ENABLE_CLOCK_clk_gc300_ahb_;
+	_ENABLE_CLOCK_clk_gc300_axi_;
+
+	_CLEAR_RESET_rstgen_rstn_gc300_2x_;
+	_CLEAR_RESET_rstgen_rstn_gc300_axi_;
+	_CLEAR_RESET_rstgen_rstn_gc300_ahb_;
+
+	udelay(2000);
+	//nic and noc associate clk rst;
+	_CLEAR_RESET_rstgen_rstn_jpeg_axi_;
+	_CLEAR_RESET_rstgen_rstn_jpcgc300_main_;
+	_CLEAR_RESET_rstgen_rstn_vdecbrg_main_;
+}
+
+INIT_FUNC_DEF(codaj21)
+{
+	_ENABLE_CLOCK_clk_jpeg_axi_;
+	_ENABLE_CLOCK_clk_jpeg_cclk_;
+	_ENABLE_CLOCK_clk_jpeg_apb_;
+
+	_CLEAR_RESET_rstgen_rstn_jpeg_axi_;
+	_CLEAR_RESET_rstgen_rstn_jpeg_cclk_;
+	_CLEAR_RESET_rstgen_rstn_jpeg_apb_;
+}
+
+INIT_FUNC_DEF(nvdla)
+{
+	_SET_SYSCON_REG_register16_SCFG_nbdla_clkgating_en(1);
+	_ENABLE_CLOCK_clk_dla_bus_;
+	_ENABLE_CLOCK_clk_dla_axi_;
+	_ENABLE_CLOCK_clk_dlanoc_axi_;
+	_ENABLE_CLOCK_clk_dla_apb_;
+	_ENABLE_CLOCK_clk_nnenoc_axi_;
+	_ENABLE_CLOCK_clk_dlaslv_axi_;
+
+	_CLEAR_RESET_rstgen_rstn_dla_axi_;
+	_CLEAR_RESET_rstgen_rstn_dlanoc_axi_;
+	_CLEAR_RESET_rstgen_rstn_dla_apb_;
+	_CLEAR_RESET_rstgen_rstn_nnenoc_axi_;
+	_CLEAR_RESET_rstgen_rstn_dlaslv_axi_;
+}
+
+INIT_FUNC_DEF(wave521)
+{
+	_ENABLE_CLOCK_clk_venc_axi_;
+	_ENABLE_CLOCK_clk_vencbrg_mainclk_;
+	_ENABLE_CLOCK_clk_venc_bclk_;
+	_ENABLE_CLOCK_clk_venc_cclk_;
+	_ENABLE_CLOCK_clk_venc_apb_;
+
+	_CLEAR_RESET_rstgen_rstn_venc_axi_;
+	_CLEAR_RESET_rstgen_rstn_vencbrg_main_;
+	_CLEAR_RESET_rstgen_rstn_venc_bclk_;
+	_CLEAR_RESET_rstgen_rstn_venc_cclk_;
+	_CLEAR_RESET_rstgen_rstn_venc_apb_;
+}
+
+INIT_FUNC_DEF(gmac)
+{
+	/*phy must use gpio to hardware reset*/
+	_ENABLE_CLOCK_clk_gmac_ahb_;
+	_ENABLE_CLOCK_clk_gmac_ptp_refclk_;
+	_ENABLE_CLOCK_clk_gmac_gtxclk_;
+	_ASSERT_RESET_rstgen_rstn_gmac_ahb_;
+
+	_CLEAR_RESET_rstgen_rstn_gmac_ahb_;
+
+#if defined(CONFIG_JH_STARLIGHT)
+	_SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00c30080);
+	_SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
+
+	_SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
+	_SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
+	_SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
+	_SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
+
+	_SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x0c800003);
+
+	_SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x008000c0);
+	_SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00c000c0);
+	_SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00c000c0);
+	_SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00c000c0);
+	_SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00c000c0);
+	_SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00c000c0);
+	_SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00c000c0);
+#elif defined(CONFIG_JH_EVB_V1)
+	_SET_SYSCON_REG_register89_SCFG_funcshare_pad_ctrl_57(0x00030080);
+	_SET_SYSCON_REG_register90_SCFG_funcshare_pad_ctrl_58(0x00030080);
+
+	_SET_SYSCON_REG_register91_SCFG_funcshare_pad_ctrl_59(0x00030003);
+	_SET_SYSCON_REG_register92_SCFG_funcshare_pad_ctrl_60(0x00030003);
+	_SET_SYSCON_REG_register93_SCFG_funcshare_pad_ctrl_61(0x00030003);
+	_SET_SYSCON_REG_register94_SCFG_funcshare_pad_ctrl_62(0x00030003);
+
+	_SET_SYSCON_REG_register95_SCFG_funcshare_pad_ctrl_63(0x00800003);
+
+	_SET_SYSCON_REG_register96_SCFG_funcshare_pad_ctrl_64(0x00800080);
+	_SET_SYSCON_REG_register97_SCFG_funcshare_pad_ctrl_65(0x00800080);
+	_SET_SYSCON_REG_register98_SCFG_funcshare_pad_ctrl_66(0x00800080);
+	_SET_SYSCON_REG_register99_SCFG_funcshare_pad_ctrl_67(0x00800080);
+	_SET_SYSCON_REG_register100_SCFG_funcshare_pad_ctrl_68(0x00800080);
+	_SET_SYSCON_REG_register101_SCFG_funcshare_pad_ctrl_69(0x00800080);
+	_SET_SYSCON_REG_register102_SCFG_funcshare_pad_ctrl_70(0x00800080);
+#endif
+
+#if defined(CONFIG_JH_EVB_V1)
+	SET_GPIO_25_doen_LOW;
+	SET_GPIO_25_dout_HIGH;
+	udelay(1000);
+	SET_GPIO_25_dout_LOW;
+	udelay(1000);
+	SET_GPIO_25_dout_HIGH;
+#elif defined(CONFIG_JH_STARLIGHT)
+	//SET_GPIO_45_doen_LOW;
+	//SET_GPIO_45_dout_HIGH;
+	//udelay(1000);
+	//SET_GPIO_45_dout_LOW;
+	//udelay(1000);
+	//SET_GPIO_45_dout_HIGH;
+#endif
+
+	_SET_SYSCON_REG_register28_SCFG_gmac_phy_intf_sel(0x1);//rgmii
+
+	_DIVIDE_CLOCK_clk_gmac_gtxclk_(4); //1000M clk
+
+	_SET_SYSCON_REG_register49_SCFG_gmac_gtxclk_dlychain_sel(0x4);
+}
+
+
+INIT_FUNC_DEF(nne50)
+{
+	// fix nne50 ram scan fail issue
+	_SWITCH_CLOCK_clk_nne_bus_SOURCE_clk_cpu_axi_;
+
+	_ENABLE_CLOCK_clk_nne_ahb_;
+	_ENABLE_CLOCK_clk_nne_axi_;
+	_ENABLE_CLOCK_clk_nnenoc_axi_ ;
+	_CLEAR_RESET_rstgen_rstn_nne_ahb_ ;
+	_CLEAR_RESET_rstgen_rstn_nne_axi_ ;
+	_CLEAR_RESET_rstgen_rstn_nnenoc_axi_ ;
+}
+
+INIT_FUNC_DEF(vp6)
+{
+	_ASSERT_RESET_rstgen_rst_vp6_DReset_;
+	_ASSERT_RESET_rstgen_rst_vp6_Breset_;
+
+	_ENABLE_CLOCK_clk_vp6_core_ ;
+	_ENABLE_CLOCK_clk_vp6_axi_ ;
+}
+
+INIT_FUNC_DEF(noc)
+{
+}
+
+/* disable, when we don't realy use it */
+#if 0
+INIT_FUNC_DEF(syscon)
+{
+}
+#endif
+INIT_FUNC_DEF(gpio)
+{
+	_ENABLE_CLOCK_clk_gpio_apb_;
+	_CLEAR_RESET_rstgen_rstn_gpio_apb_;
+
+}
+
+INIT_FUNC_DEF(audio_subsys)
+{
+	_ENABLE_CLOCK_clk_audio_root_;
+	_ENABLE_CLOCK_clk_audio_12288_;
+	_ENABLE_CLOCK_clk_audio_src_;
+	_ENABLE_CLOCK_clk_audio_12288_;
+	_ENABLE_CLOCK_clk_dma1p_ahb_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
+	_CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
+}
+
+INIT_FUNC_DEF(i2srx_3ch)
+{
+	_ENABLE_CLOCK_clk_adc_mclk_;
+	_ENABLE_CLOCK_clk_apb_i2sadc_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
+}
+
+INIT_FUNC_DEF(pdm)
+{
+	_DIVIDE_CLOCK_clk_audio_root_(2);
+	_DIVIDE_CLOCK_clk_audio_div_(0x4528);
+	_ASSERT_RESET_audio_rst_gen_rstn_apb_pdm_;
+	_DIVIDE_CLOCK_clk_pdm_mclk_(6);
+	_SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_src_;
+	//_SWITCH_CLOCK_clk_pdm_mclk_SOURCE_clk_audio_12288_;
+	_ENABLE_CLOCK_clk_apb_pdm_;
+	_ENABLE_CLOCK_clk_pdm_mclk_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_pdm_;
+
+	SET_GPIO_46_dout_dmic_clk_out;
+	SET_GPIO_46_doen_LOW;
+	SET_GPIO_dmic_sdin_bit0(44);
+	SET_GPIO_dmic_sdin_bit1(22);
+	SET_GPIO_44_doen_HIGH;
+	SET_GPIO_22_doen_HIGH;
+}
+
+INIT_FUNC_DEF(i2svad)
+{
+	_ENABLE_CLOCK_clk_apb_i2svad_ ;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_ ;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_ ;
+}
+
+
+INIT_FUNC_DEF(pmd2vad)
+{
+	_SET_SYSCON_REG_SCFG_sram_config0_vad(0);
+	_ENABLE_CLOCK_clk_adc_mclk_;
+	_ENABLE_CLOCK_clk_apb_i2svad_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2svad_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2svad_srst_;
+
+	_SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
+	_SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
+
+	_DIVIDE_CLOCK_clk_adc_mclk_(0x3);
+	_SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
+	_DIVIDE_CLOCK_clk_i2sadc_bclk_(0x8);
+	_SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
+	_DIVIDE_CLOCK_clk_i2sadc_lrclk_(0x20);
+	_SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
+
+	_ENABLE_CLOCK_clk_apb_i2sadc_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2sadc_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2sadc_srst_;
+	_SWITCH_CLOCK_clk_vad_mem_SOURCE_clk_i2svad_bclk_;
+}
+
+
+
+INIT_FUNC_DEF(spdif)
+{
+	_DIVIDE_CLOCK_clk_audio_root_(2);
+	_DIVIDE_CLOCK_clk_audio_div_(0x4528);
+	_ENABLE_CLOCK_clk_apb_spdif_;
+	_SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_src_;
+	//_SWITCH_CLOCK_clk_spdif_SOURCE_clk_audio_12288_;
+	_ENABLE_CLOCK_clk_spdif_;
+	_DIVIDE_CLOCK_clk_spdif_(1);
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_spdif_;
+
+	//tx
+	#if 1
+	SET_GPIO_46_dout_spdif_tx_sdout;
+	SET_GPIO_46_doen_LOW;
+	#else
+	//rx
+	_SET_SYSCON_REG_SCFG_sram_config0_spdif(0x17);
+	SET_GPIO_spdif_rx_sdin(46);
+	#endif
+}
+
+INIT_FUNC_DEF(pwmdac)
+{
+	#if 1
+	/* audio src clk */
+	_DIVIDE_CLOCK_clk_audio_root_(2); 	//500M
+	_DIVIDE_CLOCK_clk_audio_div_(0x4528);	// 500M/12.28M =40.69 :0x4528 out:12.28M
+
+	_ASSERT_RESET_audio_rst_gen_rstn_apb_pwmdac_;
+	_DISABLE_CLOCK_clk_apb_pwmdac_;
+
+	_DIVIDE_CLOCK_clk_dac_mclk_(3); //out:4M
+	_SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_src_;
+	_ENABLE_CLOCK_clk_dac_mclk_;
+	_ENABLE_CLOCK_clk_apb_pwmdac_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
+	#else
+	/* pwmdac reset and clkgen */
+	_SWITCH_CLOCK_clk_dac_mclk_SOURCE_clk_audio_12288_;
+	_DIVIDE_CLOCK_clk_dac_mclk_(3); //out :4M
+	_ENABLE_CLOCK_clk_dac_mclk_;
+	_ENABLE_CLOCK_clk_apb_pwmdac_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_pwmdac_;
+	#endif
+
+	SET_GPIO_23_dout_pwmdac_left_out;
+	SET_GPIO_23_doen_LOW;
+
+	SET_GPIO_24_dout_pwmdac_right_out;
+	SET_GPIO_24_doen_LOW;
+}
+
+INIT_FUNC_DEF(i2sdac0)
+{
+	_ENABLE_CLOCK_clk_dac_mclk_;
+	_SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_dac_mclk_;
+	_DIVIDE_CLOCK_clk_i2sdac_bclk_(1);
+
+	_SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_bclk_n_;
+	_DIVIDE_CLOCK_clk_i2sdac_lrclk_(1);
+
+	_ENABLE_CLOCK_clk_apb_i2sdac_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2sdac_srst_;
+
+	//for wm8960  i2sdac0
+	SET_GPIO_i2stx_bclk_in(45);
+	SET_GPIO_45_doen_HIGH;
+
+	SET_GPIO_i2stx_lrck_in(3);
+	SET_GPIO_3_doen_HIGH;
+
+	SET_GPIO_0_dout_i2stx_sdout0;
+	SET_GPIO_0_doen_LOW;
+
+	_SWITCH_CLOCK_clk_i2sdac_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
+	_SWITCH_CLOCK_clk_i2sdac_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
+}
+
+#if 0
+INIT_FUNC_DEF(i2sdac1)
+{
+	//vic_i2s1_reset_clk_enable;
+	_SWITCH_CLOCK_clk_i2s1_mclk_SOURCE_clk_audio_12288_;
+	_ENABLE_CLOCK_clk_i2s1_mclk_;
+	_DIVIDE_CLOCK_clk_i2s1_mclk_(3); //16k
+
+	_SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2s1_mclk_;
+	_DIVIDE_CLOCK_clk_i2s1_bclk_(1);
+
+	_SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2s1_bclk_;
+	_DIVIDE_CLOCK_clk_i2s1_lrclk_(1);
+
+	_ENABLE_CLOCK_clk_apb_i2s1_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2s1_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2s1_srst_;
+
+	//for wm8960  i2sdac1
+	SET_GPIO_i2stx_bclk_in(45);
+	SET_GPIO_45_doen_HIGH;
+
+	SET_GPIO_i2stx_lrck_in(3);
+	SET_GPIO_3_doen_HIGH;
+
+	SET_GPIO_0_dout_i2stx_sdout1;
+	SET_GPIO_0_doen_LOW;
+
+	_SWITCH_CLOCK_clk_i2s1_bclk_SOURCE_clk_i2sdac_bclk_iopad_;
+	_SWITCH_CLOCK_clk_i2s1_lrclk_SOURCE_clk_i2sdac_lrclk_iopad_;
+}
+
+INIT_FUNC_DEF(i2sdac16k)
+{
+	_ENABLE_CLOCK_clk_apb_i2sdac16k_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_i2sdac16k_;
+	_CLEAR_RESET_audio_rst_gen_rstn_i2sdac16k_srst_;
+}
+#endif
+
+INIT_FUNC_DEF(pdm2i2s)
+{
+	_SWITCH_CLOCK_clk_adc_mclk_SOURCE_clk_audio_src_;
+	_DIVIDE_CLOCK_clk_adc_mclk_(4);//3M
+
+	_DIVIDE_CLOCK_clk_i2sadc_bclk_(2);
+	_SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_adc_mclk_;
+	_DIVIDE_CLOCK_clk_i2sadc_lrclk_(32);
+	_SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_bclk_n_;
+
+	_SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
+	_SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_PDM_SD0);
+}
+
+INIT_FUNC_DEF(i2sgpiorx)
+{
+	_DIVIDE_CLOCK_clk_i2sadc_bclk_(1);
+	_DIVIDE_CLOCK_clk_i2sadc_lrclk_(1);
+	_SWITCH_CLOCK_clk_i2sadc_bclk_SOURCE_clk_i2sadc_bclk_iopad_;
+	_SWITCH_CLOCK_clk_i2sadc_lrclk_SOURCE_clk_i2sadc_lrclk_iopad_;
+
+	_SET_SYSCON_REG_SCFG_ctrl_i2sadc_enable;
+
+	_SET_SYSCON_REG_SCFG_aon_i2s_ctrl_adci2s_d0_sel(AUDIO_IN_SPIO_SD0);
+}
+
+
+INIT_FUNC_DEF(usb)
+{
+#if !defined(CONFIG_JH_STARLIGHT)
+	uint32_t read_v=MA_INW(gpioen_REG_ADDR + 0x48);
+#endif
+
+	_ENABLE_CLOCK_clk_usb_axi_;
+	_ENABLE_CLOCK_clk_usbphy_125m_;
+	_ENABLE_CLOCK_clk_usb_lpm_clk_predft_;
+	_ENABLE_CLOCK_clk_usb_stb_clk_predft_;
+	_ENABLE_CLOCK_clk_apb_usb_;
+
+	_CLEAR_RESET_rstgen_rstn_usb_axi_;
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_usb_;
+	_CLEAR_RESET_audio_rst_gen_rst_axi_usb_;
+	_CLEAR_RESET_audio_rst_gen_rst_usb_pwrup_rst_n_;
+	_CLEAR_RESET_audio_rst_gen_rst_usb_PONRST_;
+
+	/* for host */
+	SET_GPIO_usb_over_current(-1);
+
+#if defined(CONFIG_JH_STARLIGHT)
+	/* config strap */
+	_SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
+	_SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
+	_SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
+	_SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
+	_SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
+	_SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
+#elif defined(CONFIG_JH_EVB_V1)
+	if(!((read_v >> 22) & 0x1)) {
+		/* config strap */
+		_SET_SYSCON_REG_SCFG_usb0_mode_strap(0x2);
+		_SET_SYSCON_REG_SCFG_usb7_PLL_EN(0x1);
+
+		_SET_SYSCON_REG_SCFG_usb7_U3_EQ_EN(0x1);
+		_SET_SYSCON_REG_SCFG_usb7_U3_SSRX_SEL(0x1);
+		_SET_SYSCON_REG_SCFG_usb7_U3_SSTX_SEL(0x1);
+
+		_SET_SYSCON_REG_SCFG_usb3_utmi_iddig(0x1);
+	}
+#endif
+}
+
+INIT_FUNC_DEF(sgdma1p)
+{
+	_CLEAR_RESET_audio_rst_gen_rstn_apb_bus_;
+	_ENABLE_CLOCK_clk_sgdma1p_axi_;
+	_ENABLE_CLOCK_clk_dma1p_ahb_;
+	_CLEAR_RESET_rstgen_rstn_sgdma1p_axi_;
+	_CLEAR_RESET_audio_rst_gen_rstn_dma1p_ahb_;
+}
+
+/* disable, when we don't realy use it */
+#if 0
+INIT_FUNC_DEF(qspi)
+{
+	_ENABLE_CLOCK_clk_qspi_ahb_;
+	_ENABLE_CLOCK_clk_qspi_apb_;
+	_ENABLE_CLOCK_clk_qspi_refclk_;
+
+	_CLEAR_RESET_rstgen_rstn_qspi_ahb_;
+	_CLEAR_RESET_rstgen_rstn_qspi_core_;
+	_CLEAR_RESET_rstgen_rstn_qspi_apb_;
+}
+#endif
+INIT_FUNC_DEF(sgdma2p)
+{
+	_ENABLE_CLOCK_clk_dma2pnoc_axi_;
+	_ENABLE_CLOCK_clk_sgdma2p_axi_;
+	_ENABLE_CLOCK_clk_sgdma2p_ahb_;
+
+	_CLEAR_RESET_rstgen_rstn_sgdma2p_ahb_;
+	_CLEAR_RESET_rstgen_rstn_sgdma2p_axi_;
+	_CLEAR_RESET_rstgen_rstn_dma2pnoc_aix_;
+
+	_SET_SYSCON_REG_register26_SCFG_dma1p2p_sel(0xFFFFFFFF);
+}
+
+INIT_FUNC_DEF(sdio0)
+{
+#if defined(CONFIG_JH_STARLIGHT)
+	_ENABLE_CLOCK_clk_sdio0_ahb_;
+	_ENABLE_CLOCK_clk_sdio0_cclkint_;
+
+	_CLEAR_RESET_rstgen_rstn_sdio0_ahb_;
+
+	SET_GPIO_sdio0_pad_card_detect_n(55);
+	SET_GPIO_55_doen_HIGH;
+
+	SET_GPIO_54_dout_sdio0_pad_cclk_out;
+	SET_GPIO_54_doen_LOW;
+
+	SET_GPIO_53_doen_reverse_(1);
+	SET_GPIO_53_doen_sdio0_pad_ccmd_oe;
+	SET_GPIO_53_dout_sdio0_pad_ccmd_out;
+	SET_GPIO_sdio0_pad_ccmd_in(53);
+
+	/*
+	 *delay shift between clk and data,
+	 *the value of v is 0~31 which means
+	 *the delay_shift(sel) = 0.16 * sel (ns)
+	 */
+	_SET_SYSCON_REG_register50_SCFG_sdio0_cclk_dlychain_sel(12);
+
+	_SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
+
+	SET_GPIO_49_doen_reverse_(1);
+	SET_GPIO_50_doen_reverse_(1);
+	SET_GPIO_51_doen_reverse_(1);
+	SET_GPIO_52_doen_reverse_(1);
+
+	SET_GPIO_49_doen_sdio0_pad_cdata_oe_bit0;
+	SET_GPIO_49_dout_sdio0_pad_cdata_out_bit0;
+	SET_GPIO_sdio0_pad_cdata_in_bit0(49);
+	_SET_SYSCON_REG_register56_SCFG_funcshare_pad_ctrl_24(0x00c000c0);
+
+	SET_GPIO_50_doen_sdio0_pad_cdata_oe_bit1;
+	SET_GPIO_50_dout_sdio0_pad_cdata_out_bit1;
+	SET_GPIO_sdio0_pad_cdata_in_bit1(50);
+
+	SET_GPIO_51_doen_sdio0_pad_cdata_oe_bit2;
+	SET_GPIO_51_dout_sdio0_pad_cdata_out_bit2;
+	SET_GPIO_sdio0_pad_cdata_in_bit2(51);
+
+	_SET_SYSCON_REG_register57_SCFG_funcshare_pad_ctrl_25(0x00c000c0);
+
+	SET_GPIO_52_doen_sdio0_pad_cdata_oe_bit3;
+	SET_GPIO_52_dout_sdio0_pad_cdata_out_bit3;
+	SET_GPIO_sdio0_pad_cdata_in_bit3(52);
+	_SET_SYSCON_REG_register58_SCFG_funcshare_pad_ctrl_26(0x00c000c0);
+
+#if 0//wifi module
+	SET_GPIO_sdio0_pad_card_detect_n(55);
+	SET_GPIO_55_doen_HIGH;
+
+	SET_GPIO_33_dout_sdio0_pad_cclk_out;
+	SET_GPIO_33_doen_LOW;
+
+	SET_GPIO_29_doen_reverse_(1);
+	SET_GPIO_29_doen_sdio0_pad_ccmd_oe;
+	SET_GPIO_29_dout_sdio0_pad_ccmd_out;
+	SET_GPIO_sdio0_pad_ccmd_in(29);
+
+
+	SET_GPIO_36_doen_reverse_(1);
+	SET_GPIO_30_doen_reverse_(1);
+	SET_GPIO_34_doen_reverse_(1);
+	SET_GPIO_31_doen_reverse_(1);
+
+	SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit0;
+	SET_GPIO_36_dout_sdio0_pad_cdata_out_bit0;
+	SET_GPIO_sdio0_pad_cdata_in_bit0(36);
+
+
+	SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit1;
+	SET_GPIO_30_dout_sdio0_pad_cdata_out_bit1;
+	SET_GPIO_sdio0_pad_cdata_in_bit1(30);
+
+	SET_GPIO_34_doen_sdio0_pad_cdata_oe_bit2;
+	SET_GPIO_34_dout_sdio0_pad_cdata_out_bit2;
+	SET_GPIO_sdio0_pad_cdata_in_bit2(34);
+
+
+
+	SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit3;
+	SET_GPIO_31_dout_sdio0_pad_cdata_out_bit3;
+	SET_GPIO_sdio0_pad_cdata_in_bit3(31);
+
+
+
+	SET_GPIO_37_doen_LOW;
+	SET_GPIO_37_dout_HIGH;
+	udelay(5000);
+	SET_GPIO_37_dout_LOW;
+	udelay(5000);
+	SET_GPIO_37_dout_HIGH;
+#endif
+
+#else
+	SET_GPIO_sdio0_pad_card_detect_n(26);
+	SET_GPIO_26_doen_HIGH;
+
+	SET_GPIO_33_dout_sdio0_pad_cclk_out;
+	SET_GPIO_33_doen_LOW;
+
+	SET_GPIO_34_doen_reverse_(1);
+	SET_GPIO_34_doen_sdio0_pad_ccmd_oe;
+	SET_GPIO_34_dout_sdio0_pad_ccmd_out;
+	SET_GPIO_sdio0_pad_ccmd_in(34);
+
+	SET_GPIO_32_doen_reverse_(1);
+	SET_GPIO_31_doen_reverse_(1);
+	SET_GPIO_30_doen_reverse_(1);
+	SET_GPIO_36_doen_reverse_(1);
+
+	SET_GPIO_32_doen_sdio0_pad_cdata_oe_bit0;
+	SET_GPIO_32_dout_sdio0_pad_cdata_out_bit0;
+	SET_GPIO_sdio0_pad_cdata_in_bit0(32);
+
+	SET_GPIO_31_doen_sdio0_pad_cdata_oe_bit1;
+	SET_GPIO_31_dout_sdio0_pad_cdata_out_bit1;
+	SET_GPIO_sdio0_pad_cdata_in_bit1(31);
+
+	SET_GPIO_30_doen_sdio0_pad_cdata_oe_bit2;
+	SET_GPIO_30_dout_sdio0_pad_cdata_out_bit2;
+	SET_GPIO_sdio0_pad_cdata_in_bit2(30);
+
+	SET_GPIO_36_doen_sdio0_pad_cdata_oe_bit3;
+	SET_GPIO_36_dout_sdio0_pad_cdata_out_bit3;
+	SET_GPIO_sdio0_pad_cdata_in_bit3(36);
+#endif
+}
+
+INIT_FUNC_DEF(sdio1)
+{
+	_ENABLE_CLOCK_clk_sdio1_ahb_;
+	_ENABLE_CLOCK_clk_sdio1_cclkint_;
+
+	_CLEAR_RESET_rstgen_rstn_sdio1_ahb_;
+
+#if defined(CONFIG_JH_STARLIGHT)
+	SET_GPIO_33_dout_sdio1_pad_cclk_out;
+	SET_GPIO_33_doen_LOW;
+
+	SET_GPIO_29_doen_reverse_(1);
+	SET_GPIO_29_doen_sdio1_pad_ccmd_oe;
+	SET_GPIO_29_dout_sdio1_pad_ccmd_out;
+	SET_GPIO_sdio1_pad_ccmd_in(29);
+
+	SET_GPIO_36_doen_reverse_(1);
+	SET_GPIO_30_doen_reverse_(1);
+	SET_GPIO_34_doen_reverse_(1);
+	SET_GPIO_31_doen_reverse_(1);
+
+	SET_GPIO_36_doen_sdio1_pad_cdata_oe_bit0;
+	SET_GPIO_36_dout_sdio1_pad_cdata_out_bit0;
+	SET_GPIO_sdio1_pad_cdata_in_bit0(36);
+
+	SET_GPIO_30_doen_sdio1_pad_cdata_oe_bit1;
+	SET_GPIO_30_dout_sdio1_pad_cdata_out_bit1;
+	SET_GPIO_sdio1_pad_cdata_in_bit1(30);
+
+	SET_GPIO_34_doen_sdio1_pad_cdata_oe_bit2;
+	SET_GPIO_34_dout_sdio1_pad_cdata_out_bit2;
+	SET_GPIO_sdio1_pad_cdata_in_bit2(34);
+
+	SET_GPIO_31_doen_sdio1_pad_cdata_oe_bit3;
+	SET_GPIO_31_dout_sdio1_pad_cdata_out_bit3;
+	SET_GPIO_sdio1_pad_cdata_in_bit3(31);
+
+	SET_GPIO_37_doen_LOW;
+	SET_GPIO_37_dout_HIGH;
+	udelay(5000);
+	SET_GPIO_37_dout_LOW;
+	udelay(5000);
+	SET_GPIO_37_dout_HIGH;
+#endif
+}
+
+INIT_FUNC_DEF(spi2ahb)
+{
+	_ENABLE_CLOCK_clk_spi2ahb_ahb_;
+	_ENABLE_CLOCK_clk_spi2ahb_core_;
+
+	_CLEAR_RESET_rstgen_rstn_spi2ahb_ahb_;
+	_CLEAR_RESET_rstgen_rstn_spi2ahb_core_;
+}
+
+INIT_FUNC_DEF(ezmaster)
+{
+	_ENABLE_CLOCK_clk_ezmaster_ahb_;
+	_CLEAR_RESET_rstgen_rstn_ezmaster_ahb_;
+}
+
+INIT_FUNC_DEF(secengine)
+{
+	_ENABLE_CLOCK_clk_sec_ahb_;
+	_ENABLE_CLOCK_clk_aes_clk_;
+	_ENABLE_CLOCK_clk_sha_clk_;
+	_ENABLE_CLOCK_clk_pka_clk_;
+
+	_CLEAR_RESET_rstgen_rstn_sec_ahb_;
+	_CLEAR_RESET_rstgen_rstn_aes_;
+	_CLEAR_RESET_rstgen_rstn_pka_;
+	_CLEAR_RESET_rstgen_rstn_sha_;
+}
+
+INIT_FUNC_DEF(uart0)
+{
+	_ENABLE_CLOCK_clk_uart0_apb_;
+	_ENABLE_CLOCK_clk_uart0_core_;
+
+	_CLEAR_RESET_rstgen_rstn_uart0_apb_;
+	_CLEAR_RESET_rstgen_rstn_uart0_core_;
+
+#if defined(CONFIG_JH_STARLIGHT)
+	SET_GPIO_uart0_pad_sin(40);
+	SET_GPIO_40_doen_HIGH;
+	SET_GPIO_41_dout_uart0_pad_sout;
+	SET_GPIO_41_doen_LOW;
+
+	SET_GPIO_42_dout_uart0_pad_rtsn;
+	SET_GPIO_42_doen_LOW;
+	SET_GPIO_uart0_pad_ctsn(39);
+	SET_GPIO_39_doen_HIGH;
+
+	SET_GPIO_35_doen_LOW;
+	SET_GPIO_35_dout_HIGH;
+#elif defined(CONFIG_JH_EVB_V1)
+	SET_GPIO_uart0_pad_sin(5);
+	SET_GPIO_5_doen_HIGH;
+	SET_GPIO_6_dout_uart0_pad_sout;
+	SET_GPIO_6_doen_LOW;
+
+	SET_GPIO_8_dout_uart0_pad_rtsn;
+	SET_GPIO_8_doen_LOW;
+	SET_GPIO_uart0_pad_ctsn(7);
+	SET_GPIO_7_doen_HIGH;
+#endif
+
+}
+#if defined(CONFIG_JH_EVB_V1)
+INIT_FUNC_DEF(uart1)
+{
+	_ENABLE_CLOCK_clk_uart1_apb_;
+	_ENABLE_CLOCK_clk_uart1_core_;
+
+	_CLEAR_RESET_rstgen_rstn_uart1_apb_;
+	_CLEAR_RESET_rstgen_rstn_uart1_core_;
+
+	SET_GPIO_uart1_pad_sin(9);
+	SET_GPIO_9_doen_HIGH;
+	SET_GPIO_10_dout_uart1_pad_sout;
+	SET_GPIO_10_doen_LOW;
+}
+#endif
+
+INIT_FUNC_DEF(spi0)
+{
+	_ENABLE_CLOCK_clk_spi0_apb_;
+	_ENABLE_CLOCK_clk_spi0_core_;
+
+	_CLEAR_RESET_rstgen_rstn_spi0_apb_;
+	_CLEAR_RESET_rstgen_rstn_spi0_core_;
+}
+
+INIT_FUNC_DEF(spi1)
+{
+	_ENABLE_CLOCK_clk_spi1_apb_;
+	_ENABLE_CLOCK_clk_spi1_core_;
+
+	_CLEAR_RESET_rstgen_rstn_spi1_apb_;
+	_CLEAR_RESET_rstgen_rstn_spi1_core_;
+}
+
+INIT_FUNC_DEF(i2c0)
+{
+	_ENABLE_CLOCK_clk_i2c0_apb_;
+	_ENABLE_CLOCK_clk_i2c0_core_;
+
+	_CLEAR_RESET_rstgen_rstn_i2c0_apb_;
+	_CLEAR_RESET_rstgen_rstn_i2c0_core_;
+
+#if defined(CONFIG_JH_STARLIGHT)
+	SET_GPIO_62_dout_LOW;
+	SET_GPIO_61_dout_LOW;
+
+	SET_GPIO_62_doen_reverse_(1);
+	SET_GPIO_61_doen_reverse_(1);
+
+	SET_GPIO_62_doen_i2c0_pad_sck_oe;
+	SET_GPIO_61_doen_i2c0_pad_sda_oe;
+
+	SET_GPIO_i2c0_pad_sck_in(62);
+	SET_GPIO_i2c0_pad_sda_in(61);
+#elif defined(CONFIG_JH_EVB_V1)
+	SET_GPIO_16_dout_LOW;
+	SET_GPIO_17_dout_LOW;
+
+	SET_GPIO_16_doen_reverse_(1);
+	SET_GPIO_17_doen_reverse_(1);
+
+	SET_GPIO_16_doen_i2c0_pad_sck_oe;
+	SET_GPIO_17_doen_i2c0_pad_sda_oe;
+
+	SET_GPIO_i2c0_pad_sck_in(16);
+	SET_GPIO_i2c0_pad_sda_in(17);
+#endif
+
+}
+
+INIT_FUNC_DEF(i2c1)
+{
+	_ENABLE_CLOCK_clk_i2c1_apb_;
+	_ENABLE_CLOCK_clk_i2c1_core_;
+
+	_CLEAR_RESET_rstgen_rstn_i2c1_apb_;
+	_CLEAR_RESET_rstgen_rstn_i2c1_core_;
+#if defined(CONFIG_JH_STARLIGHT)
+	SET_GPIO_47_dout_LOW;
+	SET_GPIO_48_dout_LOW;
+
+	SET_GPIO_47_doen_reverse_(1);
+	SET_GPIO_48_doen_reverse_(1);
+
+	SET_GPIO_47_doen_i2c1_pad_sck_oe;
+	SET_GPIO_48_doen_i2c1_pad_sda_oe;
+
+	SET_GPIO_i2c1_pad_sck_in(47);
+	SET_GPIO_i2c1_pad_sda_in(48);
+#elif defined(CONFIG_JH_EVB_V1)
+	SET_GPIO_18_dout_LOW;
+	SET_GPIO_19_dout_LOW;
+
+	SET_GPIO_18_doen_reverse_(1);
+	SET_GPIO_19_doen_reverse_(1);
+
+	SET_GPIO_18_doen_i2c1_pad_sck_oe;
+	SET_GPIO_19_doen_i2c1_pad_sda_oe;
+
+	SET_GPIO_i2c1_pad_sck_in(18);
+	SET_GPIO_i2c1_pad_sda_in(19);
+#endif
+}
+
+INIT_FUNC_DEF(trng)
+{
+	_ENABLE_CLOCK_clk_trng_apb_;
+	_CLEAR_RESET_rstgen_rstn_trng_apb_;
+}
+
+INIT_FUNC_DEF(otp)
+{
+	_ENABLE_CLOCK_clk_otp_apb_;
+	_ASSERT_RESET_rstgen_rstn_otp_apb_;
+	_CLEAR_RESET_rstgen_rstn_otp_apb_;
+}
+
+INIT_FUNC_DEF(vp6_intc)
+{
+	_ENABLE_CLOCK_clk_vp6intc_apb_;
+	_CLEAR_RESET_rstgen_rstn_vp6intc_apb_;
+}
+
+INIT_FUNC_DEF(spi2)
+{
+	_ENABLE_CLOCK_clk_spi2_apb_;
+	_ENABLE_CLOCK_clk_spi2_core_;
+	_ASSERT_RESET_rstgen_rstn_spi2_core_;
+	_ASSERT_RESET_rstgen_rstn_spi2_apb_;
+
+	_CLEAR_RESET_rstgen_rstn_spi2_apb_;
+	_CLEAR_RESET_rstgen_rstn_spi2_core_;
+	/* Modifying the GPIO interface of SPI2 */
+	SET_SPI_GPIO(2, 18, 16, 12, 15);
+}
+
+INIT_FUNC_DEF(spi3)
+{
+	_ENABLE_CLOCK_clk_spi3_apb_;
+	_ENABLE_CLOCK_clk_spi3_core_;
+
+	_CLEAR_RESET_rstgen_rstn_spi3_apb_;
+	_CLEAR_RESET_rstgen_rstn_spi3_core_;
+}
+#if 0
+INIT_FUNC_DEF(uart2)
+{
+	_ENABLE_CLOCK_clk_uart2_apb_;
+	_ENABLE_CLOCK_clk_uart2_core_;
+
+	_CLEAR_RESET_rstgen_rstn_uart2_apb_;
+	_CLEAR_RESET_rstgen_rstn_uart2_core_;
+}
+/* disable, when we don't realy use it */
+
+INIT_FUNC_DEF(uart3)
+{
+	_ENABLE_CLOCK_clk_uart3_apb_;
+	_ENABLE_CLOCK_clk_uart3_core_;
+
+	_CLEAR_RESET_rstgen_rstn_uart3_apb_;
+	_CLEAR_RESET_rstgen_rstn_uart3_core_;
+}
+#endif
+
+INIT_FUNC_DEF(i2c2)
+{
+	_ENABLE_CLOCK_clk_i2c2_apb_;
+	_ENABLE_CLOCK_clk_i2c2_core_;
+
+	_CLEAR_RESET_rstgen_rstn_i2c2_apb_;
+	_CLEAR_RESET_rstgen_rstn_i2c2_core_;
+#if defined(CONFIG_JH_STARLIGHT)
+	SET_GPIO_60_dout_LOW;
+	SET_GPIO_59_dout_LOW;
+
+	SET_GPIO_60_doen_reverse_(1);
+	SET_GPIO_59_doen_reverse_(1);
+
+	SET_GPIO_60_doen_i2c2_pad_sck_oe;
+	SET_GPIO_59_doen_i2c2_pad_sda_oe;
+
+	SET_GPIO_i2c2_pad_sck_in(60);
+	SET_GPIO_i2c2_pad_sda_in(59);
+#endif
+}
+
+INIT_FUNC_DEF(i2c3)
+{
+	_ENABLE_CLOCK_clk_i2c3_apb_;
+	_ENABLE_CLOCK_clk_i2c3_core_;
+
+	_CLEAR_RESET_rstgen_rstn_i2c3_apb_;
+	_CLEAR_RESET_rstgen_rstn_i2c3_core_;
+}
+
+/* disable, when we don't realy use it */
+#if 0
+INIT_FUNC_DEF(wdt)
+{
+	_ENABLE_CLOCK_clk_wdtimer_apb_;
+	_ENABLE_CLOCK_clk_wdt_coreclk_;
+
+	_ASSERT_RESET_rstgen_rstn_wdtimer_apb_;
+	_ASSERT_RESET_rstgen_rstn_wdt_;
+
+	_CLEAR_RESET_rstgen_rstn_wdtimer_apb_;
+	_CLEAR_RESET_rstgen_rstn_wdt_;
+}
+#endif
+/* added by chenjieqin for ptc on 20200824 */
+INIT_FUNC_DEF(ptc)
+{
+	/* reset clock */
+	ptc_reset_clock();
+
+	/* reset cnt */
+	ptc_reset();
+}
+
+
+INIT_FUNC_DEF(vout_subsys)
+{
+	_ENABLE_CLOCK_clk_vout_src_ ;
+	_ENABLE_CLOCK_clk_disp_axi_;
+	_ENABLE_CLOCK_clk_dispnoc_axi_ ;
+
+	_CLEAR_RESET_rstgen_rstn_vout_src_ ;
+	_CLEAR_RESET_rstgen_rstn_disp_axi_ ;
+	_CLEAR_RESET_rstgen_rstn_dispnoc_axi_ ;
+
+	_ENABLE_CLOCK_clk_vout_apb_ ;
+	_ENABLE_CLOCK_clk_mapconv_apb_ ;
+	_ENABLE_CLOCK_clk_mapconv_axi_ ;
+	_ENABLE_CLOCK_clk_disp0_axi_ ;
+	_ENABLE_CLOCK_clk_disp1_axi_ ;
+	_ENABLE_CLOCK_clk_lcdc_oclk_ ;
+	_ENABLE_CLOCK_clk_lcdc_axi_ ;
+	_ENABLE_CLOCK_clk_vpp0_axi_ ;
+	_ENABLE_CLOCK_clk_vpp1_axi_ ;
+	_ENABLE_CLOCK_clk_vpp2_axi_ ;
+	_ENABLE_CLOCK_clk_pixrawout_apb_ ;
+	_ENABLE_CLOCK_clk_pixrawout_axi_ ;
+	_ENABLE_CLOCK_clk_csi2tx_strm0_pixclk_ ;
+	_ENABLE_CLOCK_clk_csi2tx_strm0_apb_ ;
+	_ENABLE_CLOCK_clk_dsi_apb_ ;
+	_ENABLE_CLOCK_clk_dsi_sys_clk_ ;
+	_ENABLE_CLOCK_clk_ppi_tx_esc_clk_ ;
+
+	_CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_apb_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_mapconv_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_disp0_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_disp1_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_oclk_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_lcdc_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_vpp0_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_vpp1_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_vpp2_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_apb_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_pixrawout_axi_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_apb_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_strm0_pix_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_tx_esc_ ;
+
+	//_CLEAR_RESET_vout_sys_rstgen_rstn_csi2tx_ppi_txbyte_hs_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_apb_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_sys_ ;
+	//TODO:confirm these register
+	//_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_dpi_pix_ ;
+	//_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_txbyte_hs_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_tx_esc_ ;
+	_CLEAR_RESET_vout_sys_rstgen_rstn_dsi_ppi_rx_esc_ ;
+}
+
+INIT_FUNC_DEF(tmp_sensor)
+{
+	_DISABLE_CLOCK_clk_temp_apb_;
+	_ASSERT_RESET_rstgen_rstn_temp_apb_;
+	_DISABLE_CLOCK_clk_temp_sense_;
+	_ASSERT_RESET_rstgen_rstn_temp_sense_;
+
+	_ENABLE_CLOCK_clk_temp_apb_;
+	_CLEAR_RESET_rstgen_rstn_temp_apb_;
+	_ENABLE_CLOCK_clk_temp_sense_;
+	_CLEAR_RESET_rstgen_rstn_temp_sense_;
+}
+
+#if 0
+INIT_FUNC_DEF(lcdc)
+{
+
+}
+
+INIT_FUNC_DEF(pixrawout)
+{
+
+}
+
+INIT_FUNC_DEF(vpp0)
+{
+
+}
+
+INIT_FUNC_DEF(vpp1)
+{
+
+}
+
+INIT_FUNC_DEF(vpp2)
+{
+
+}
+
+INIT_FUNC_DEF(map_conv)
+{
+
+}
+
+INIT_FUNC_DEF(csi2tx)
+{
+
+}
+INIT_FUNC_DEF(dsitx)
+{
+
+}
+#endif
+
+void board_ac108_init(void)
+{
+	INIT_FUNC_CALL(i2srx_3ch);
+	INIT_FUNC_CALL(i2svad);
+
+	SET_GPIO_i2srx_bclk_in(45);
+	SET_GPIO_45_doen_HIGH;
+	#if 0
+	SET_GPIO_i2srx_lrck_in(6);
+	SET_GPIO_6_doen_HIGH;
+	SET_GPIO_i2srx_sdin_bit0(8);
+	SET_GPIO_8_doen_HIGH;
+	#else
+	SET_GPIO_i2srx_lrck_in(3);
+	SET_GPIO_3_doen_HIGH;
+	SET_GPIO_i2srx_sdin_bit0(2);
+	SET_GPIO_2_doen_HIGH;
+	#endif
+
+	INIT_FUNC_CALL(i2sgpiorx);
+}
+
+void board_wm8960_init(void)
+{
+	INIT_FUNC_CALL(i2srx_3ch);
+	INIT_FUNC_CALL(i2svad);
+	INIT_FUNC_CALL(i2sdac0);
+	//INIT_FUNC_CALL(i2sdac1);
+
+	SET_GPIO_i2srx_bclk_in(45);
+	SET_GPIO_45_doen_HIGH;
+	SET_GPIO_i2srx_lrck_in(3);
+	SET_GPIO_3_doen_HIGH;
+	SET_GPIO_i2srx_sdin_bit0(2);
+	SET_GPIO_2_doen_HIGH;
+
+	INIT_FUNC_CALL(i2sgpiorx);
+}
+
+void board_vad_init(void)
+{
+	INIT_FUNC_CALL(pdm);
+	INIT_FUNC_CALL(pmd2vad);
+}
+
+void board_pwmdac_init(void)
+{
+	INIT_FUNC_CALL(pwmdac);
+}
+
+void board_spdif_init(void)
+{
+	INIT_FUNC_CALL(spdif);
+}
+
+void board_pdm_init(void)
+{
+	INIT_FUNC_CALL(i2srx_3ch);
+	INIT_FUNC_CALL(pdm);
+	INIT_FUNC_CALL(i2svad);
+	INIT_FUNC_CALL(pdm2i2s);
+}
+
+void board_audio_init(void)
+{
+	#if STARFIVE_AUDIO_AC108
+	board_ac108_init();
+	#elif STARFIVE_AUDIO_WM8960
+	board_wm8960_init();
+	#elif STARFIVE_AUDIO_VAD
+	board_vad_init();
+	#elif STARFIVE_AUDIO_SPDIF
+	board_spdif_init();
+	#elif STARFIVE_AUDIO_PDM
+	board_pdm_init();
+	#endif
+
+	board_pwmdac_init();
+}
+
+/*init system GPIO*/
+int board_hw_init(void)
+{
+#if defined(CONFIG_JH_STARLIGHT)
+	sys_funcshare_io_input_en();
+#endif
+	INIT_FUNC_CALL(wave511);
+	INIT_FUNC_CALL(gc300);
+	INIT_FUNC_CALL(codaj21);
+	INIT_FUNC_CALL(nvdla);
+	INIT_FUNC_CALL(wave521);
+	INIT_FUNC_CALL(gmac);
+	INIT_FUNC_CALL(nne50);
+	INIT_FUNC_CALL(vp6);
+	INIT_FUNC_CALL(noc);
+//	INIT_FUNC_CALL(syscon);
+	INIT_FUNC_CALL(gpio);
+	INIT_FUNC_CALL(audio_subsys);
+
+	board_audio_init();
+
+	INIT_FUNC_CALL(usb);
+	INIT_FUNC_CALL(sgdma1p);
+//	INIT_FUNC_CALL(qspi);
+	INIT_FUNC_CALL(sgdma2p);
+	INIT_FUNC_CALL(sdio0);
+	INIT_FUNC_CALL(sdio1);
+	INIT_FUNC_CALL(spi2ahb);
+	INIT_FUNC_CALL(ezmaster);
+	INIT_FUNC_CALL(secengine);
+	INIT_FUNC_CALL(uart0);
+#if defined(CONFIG_JH_EVB_V1)
+	INIT_FUNC_CALL(uart1);
+#endif
+	INIT_FUNC_CALL(spi0);
+	INIT_FUNC_CALL(spi1);
+	INIT_FUNC_CALL(i2c0);
+	INIT_FUNC_CALL(i2c1);
+	INIT_FUNC_CALL(trng);
+	INIT_FUNC_CALL(otp);
+	INIT_FUNC_CALL(vp6_intc); /*include intc0 and intc1*/
+	INIT_FUNC_CALL(spi2);
+	INIT_FUNC_CALL(spi3);
+//	INIT_FUNC_CALL(uart2);
+//	INIT_FUNC_CALL(uart3);
+	INIT_FUNC_CALL(i2c2);
+	INIT_FUNC_CALL(i2c3);
+//	INIT_FUNC_CALL(wdt);
+	INIT_FUNC_CALL(ptc);
+
+	/** Video Output Subsystem **/
+	INIT_FUNC_CALL(vout_subsys);
+#if 0
+	INIT_FUNC_CALL(lcdc);
+	INIT_FUNC_CALL(pixrawout);
+	INIT_FUNC_CALL(vpp0);
+	INIT_FUNC_CALL(vpp1);
+	INIT_FUNC_CALL(vpp2);
+	INIT_FUNC_CALL(map_conv);
+	INIT_FUNC_CALL(csi2tx);
+	INIT_FUNC_CALL(dsitx);
+#endif
+	INIT_FUNC_CALL(tmp_sensor);
+
+	return 0;
+}
+
 /*
  * Init includes toggling the reset line which is connected to GPIO 0 pin 12.
  * This is the only pin I can see on the 16 GPIO which is currently set as an.
diff --git a/board/starfive/jh7100/jh_ptc.c b/board/starfive/jh7100/jh_ptc.c
new file mode 100644
index 0000000000..54bb5fe19f
--- /dev/null
+++ b/board/starfive/jh7100/jh_ptc.c
@@ -0,0 +1,214 @@
+// SPDX-License-Identifier: GPL-2.0+
+/*
+ * Copyright (C) 2021 Shanghai StarFive Technology Co., Ltd.
+ * TekkamanV <tekkamanv@starfivetech.com>
+ */
+
+#include <inttypes.h>
+#include <linux/io.h>
+
+#include <asm/arch/io.h>
+#include <asm/arch/jh_ptc.h>
+#include <asm/arch/jh_module_reset_clkgen.h>
+#include <asm/arch/ezGPIO_fullMux_ctrl_macro.h>
+#include <asm/arch/clkgen_ctrl_macro.h>
+#include <asm/arch/global_reg.h>
+#include <asm/arch/rstgen_ctrl_macro.h>
+
+/* set cntr register */
+static void Set_rptc_cntr(uint32_t num, uint32_t data)
+{
+	MA_OUTW(PTC_RPTC_CNTR(num), data);
+}
+
+/* set hrc register */
+static void Set_rptc_hrc(uint32_t num, uint32_t data)
+{
+	MA_OUTW(PTC_RPTC_HRC(num), data);
+}
+
+/* set lrc register */
+static void Set_rptc_lrc(uint32_t num, uint32_t data)
+{
+	MA_OUTW(PTC_RPTC_LRC(num), data);
+}
+
+/* set capture mode for pwm input signal */
+static int Set_ptc_capMode(uint32_t num, uint32_t data)
+{
+	uint32_t value;
+
+	value = (MA_INW(PTC_RPTC_CTRL(num))& 0x1FF);
+
+	if(data == PTC_CAPT_SINGLE)
+	{
+		value |= PTC_SIGNLE;
+	}
+	else if(data == PTC_CAPT_CONTINUE)
+	{
+		value = ~( (~value) | PTC_SIGNLE);
+	}
+	MA_OUTW(PTC_RPTC_CTRL(num), value);
+
+	return 0;
+}
+
+/* clear cntr in ctrl register */
+static void ptc_reset_cntr(uint32_t num)
+{
+	uint32_t value;
+	uint32_t *reg_addr;
+
+	reg_addr = (uint32_t *)PTC_RPTC_CTRL(num);
+	value = (MA_INW(reg_addr)& 0x1FF);
+	value |= PTC_CNTRRST;
+	MA_OUTW(reg_addr, value);
+}
+
+/* enable capture mode */
+static void ptc_reset_capt(uint32_t num)
+{
+	uint32_t value;
+	uint32_t *reg_addr;
+
+	reg_addr = (uint32_t *)PTC_RPTC_CTRL(num);
+	value = (MA_INW(reg_addr)& 0x1FF);
+	value |= PTC_CAPTE;
+	MA_OUTW(reg_addr, value & 0X1ff);
+}
+
+/* reset ctrl register */
+static void ptc_reset_ctrl(uint32_t num)
+{
+	uint32_t value;
+	uint32_t *reg_addr;
+
+	reg_addr = (uint32_t *)PTC_RPTC_CTRL(num);
+	value = MA_INW(reg_addr);
+	value = ~( (~value) | PTC_EN);
+	value = ~( (~value) | PTC_ECLK);
+	value = ~( (~value) | PTC_OE);
+	value = ~( (~value) | PTC_INTE);
+	value = ~( (~value) | PTC_INT);
+	value |= PTC_INT;
+	value = ~( (~value) | PTC_CNTRRST);
+	value = ~( (~value) | PTC_CAPTE);
+
+	MA_OUTW(reg_addr, value & 0x1FF);
+
+	value = ~( (~value) | PTC_INT);
+	MA_OUTW(PTC_RPTC_CTRL(num), value & 0x1FF);
+}
+
+/*set default duty in uboot , pwm period is 400 us ,high level is 200 us */
+static void ptc_set_default_duty(uint32_t num)
+{
+	uint32_t data_hrc = 2000;
+	uint32_t data_lrc = 4000;
+	uint32_t data_cap_mode = PTC_CAPT_CONTINUE;
+
+	/* set lcr hcr cntr */
+	Set_rptc_cntr(num, 0);
+	Set_rptc_hrc(num,data_hrc);
+	Set_rptc_lrc(num, data_lrc);
+	Set_ptc_capMode(num, data_cap_mode);/* 0:continue; 1:single */
+}
+
+/* enable pwm mode ,and don't enable interrupt */
+static void ptc_start(uint32_t num)
+{
+	uint32_t value;
+	uint32_t *reg_addr;
+
+	reg_addr = (uint32_t *)PTC_RPTC_CTRL(num);
+
+	value = MA_INW(reg_addr);
+
+	value |= PTC_ECLK;
+	//value |= ptc_data->capmode; ///0:continue; 1:single
+	value |= PTC_EN;
+	value |= PTC_OE;
+	//value |= PTC_INTE;
+	//value &= ~PTC_INT;
+	MA_OUTW(reg_addr, value);
+}
+
+/* set GPIO PIN MUX */
+static void ptc_pinmux_init(uint32_t num)
+{
+	uint32_t i = 0;
+
+#if defined(CONFIG_JH_STARLIGHT)
+	if(num == 0) { /* GPIOB7 */
+		SET_GPIO_7_dout_pwm_pad_out_bit0;
+		SET_GPIO_7_doen_LOW;
+		while(0) {
+			for(i=0; i<100; i++) ;
+			SET_GPIO_7_dout_HIGH;
+		}
+	} else if(num == 1) { /* GPIOB5 */
+		SET_GPIO_5_dout_pwm_pad_out_bit1;
+		SET_GPIO_5_doen_LOW;
+	} else if(num == 2) {
+		SET_GPIO_45_dout_pwm_pad_out_bit2;
+		SET_GPIO_45_doen_LOW;
+	}
+#elif defined(CONFIG_JH_EVB_V1)
+	if(num == 0) {
+		SET_GPIO_29_dout_pwm_pad_out_bit0;
+		SET_GPIO_29_doen_LOW;
+		while(0) {
+			SET_GPIO_29_dout_LOW;
+			for(i=0; i<100; i++) ;
+			SET_GPIO_29_dout_HIGH;
+		}
+	} else if(num == 1) {
+		SET_GPIO_30_dout_pwm_pad_out_bit1;
+		SET_GPIO_30_doen_LOW;
+	} else if(num == 2) {
+		SET_GPIO_31_dout_pwm_pad_out_bit2;
+		SET_GPIO_31_doen_LOW;
+	} else if(num == 3) {
+		SET_GPIO_32_dout_pwm_pad_out_bit3;
+		SET_GPIO_32_doen_LOW;
+	} else if(num == 4) {
+		SET_GPIO_33_dout_pwm_pad_out_bit4;
+		SET_GPIO_33_doen_LOW;
+	} else if(num == 5) {
+		SET_GPIO_34_dout_pwm_pad_out_bit5;
+		SET_GPIO_34_doen_LOW;
+	} else if(num == 6) {
+		SET_GPIO_5_dout_pwm_pad_out_bit6;
+		SET_GPIO_5_doen_LOW;
+	} else if(num == 7) {
+		SET_GPIO_6_dout_pwm_pad_out_bit7;
+		SET_GPIO_6_doen_LOW;
+	}
+#endif
+}
+
+/*reset apb clock */
+void ptc_reset_clock(void)
+{
+	jh_ptc_pwm_reset_clk_disable;
+	jh_ptc_pwm_reset_clk_enable;
+}
+
+/* reset ptc */
+void ptc_reset(void)
+{
+	uint32_t num = 0;
+
+	for(num = 0; num < PTC_CAPT_ALL; num++) {
+		/* set pin mux */
+		ptc_pinmux_init(num);
+		ptc_reset_cntr(num);
+		ptc_reset_capt(num);
+		ptc_reset_ctrl(num);
+		ptc_set_default_duty(num);
+	}
+
+	for(num = 0; num < PTC_CAPT_ALL; num++) {
+		ptc_start(num);
+	}
+}
diff --git a/common/board_f.c b/common/board_f.c
index a68760092a..f3295e23c0 100644
--- a/common/board_f.c
+++ b/common/board_f.c
@@ -806,6 +806,9 @@ __weak int arch_cpu_init_dm(void)
 {
 	return 0;
 }
+#if CONFIG_IS_ENABLED(TARGET_STARFIVE_JH7100)
+extern int board_hw_init(void);
+#endif
 
 __weak int checkcpu(void)
 {
@@ -947,6 +950,9 @@ static const init_fnc_t init_sequence_f[] = {
 	do_elf_reloc_fixups,
 #endif
 	clear_bss,
+#if CONFIG_IS_ENABLED(TARGET_STARFIVE_JH7100)
+	board_hw_init,
+#endif
 #if !defined(CONFIG_ARM) && !defined(CONFIG_SANDBOX) && \
 		!CONFIG_IS_ENABLED(X86_64)
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